Параллельный порт

Лекция 14
Архитектура современных
процессоров для узлов сетей
1
Процессоры для узлов сетей
- обзор



Фирма Intel и ее конкуренты. В отличие от рынка ПК
МП для серверов и других узлов сетей выпускают
многие фирмы.
На рынке серверных процессоров Intel испытывает
сильнейшую конкуренцию со стороны AMD, поэтому
малейший технический или маркетинговый просчёт
может серьёзно сказаться на расстановке сил.
Больше всего внимания стоит уделить процессорам
семейства Xeon как пользующимся самым большим
спросом чипам для высокопроизводительных рабочих
станций и серверов, а также прямым конкурентам AMD
Opteron.
2
Процессоры для узлов сетей
- обзор



Официально представленный в конце августа
2006 года двуядерный процессор Xeon MP 7100
построен на базе уже устаревшей архитектуры
NetBurst, но обладает целым рядом преимуществ
перед чипами Xeon MP предыдущего поколения.
Новинки вдвое производительнее (в Intel
сравнивались четырёхпроцессорные серверы на
Xeon 7041 и Xeon 7140M) и в три раза превосходят
предшественников по такому важному
показателю, как производительности на ватт
потреблённой электроэнергии.
Термопакет моделей с индексом M составляет до
150 Вт, а моделей с индексом N - 95 Вт.
3
Процессоры для узлов сетей
- обзор

Недавно AMD выпустила
двухъядерный процессор Turion.
Коротко остановимся на его
характеристиках и структурной
схеме.
4
МП фирмы AMD
5
МП фирмы AMD








Теперь посмотрим на представленный модельный ряд. Всего
пока представлены четыре модели:
Модель
Частота
Кэш L2
Техпроцесс TDP
Turion X2 TL-60 2000 МГц 2 x 512 кбайт 90nm SOI 35 Вт
Turion X2 TL-56 1800 МГц 2 x 512 кбайт 90nm SOI 33 Вт
Turion X2 TL-52 1600 МГц 2 x 512 кбайт 90nm SOI 31 Вт
Turion X2 TL-50 1600 МГц 2 x 256 кбайт 90nm SOI 31 Вт
Система нумерации моделей, практически не изменилась. Буква
«T» в номере означает двуядерность, в остальном всё осталось
без изменений: цифры рейтинга (те же, что и в Athlon, но без
двух нулей), буквенное обозначение теплопакета (в нашем
случае «L», что означает «не более 35 Вт»).
Моделей с более низким энергопотреблением пока не
анонсировано. Так что в сегменте ультрапортативных ноутбуков
Intel продолжает играть в одиночестве.
6
Еще раз о классическом
варианте RISC




Разработчики свели к минимуму набор инструкций и к
абсолютному минимуму - количество режимов адресации
памяти; упаковав все, что осталось, в простой и удобный для
декодирования регулярный машинный код.
В частности, в классическом варианте RISC из инструкций,
обращающихся к оперативной памяти, оставлены только две (Load
- загрузить данные в регистр и Store - сохранить данные из
регистра; так называемая Load/Store-архитектура),
и нет ни одной инструкции вроде вычисления синуса, косинуса или
квадратного корня (их можно реализовать "вручную"), не говоря
уже о более сложных[Канонический пример - инструкция INDEX,
выполнявшаяся на VAX медленнее, чем вручную написанный цикл,
выполняющий ровно тот же объем работы].
В некоторых RISC-процессорах пытались отказаться даже от
трудно реализуемого аппаратного умножения и деления!
7
Особенности РОН



Второе важное усовершенствование RISC-процессоров,
целиком вытекающее из Load/Store-архитектуры, увеличение числа РОН (регистров общего назначения).
Варианты, у которых меньше шестнадцати GPR, - большая
редкость, причем почти все эти регистры полностью
равноправны, что позволяет компилятору свободно
распоряжаться ими, сохраняя большую часть
промежуточных данных именно там, а не в стеке или
оперативной памяти.
В некоторых архитектурах, типа SPARC, "регистровость"
возведена в абсолют, в некоторых - оставлена на разумном
уровне; однако почти любой RISC-процессор обладает
куда большим набором регистров, чем даже самый
продвинутый CISC.
8
Ставка на новые идеи



Среди прочих усовершенствований, внесенных в RISC, такие нетривиальные идеи, как условные инструкции ARM
или режимы работы команд. Впрочем, сегодня грань между
архитектурами становится все менее четкой и в ближайшем
будущем, вероятно, вообще исчезнет.
Как бы там ни было, сейчас RISC-архитектуры в абсолютном
меньшинстве. Да и компании, которые изначально слыли
приверженцами RISC-концепции, так или иначе объявили,
что собираются делать ставку на новые идеи, иными
словами - на post-RISC-процессоры.
Речь идет в первую очередь о компаниях Sun и HP, хотя и
анонсировавших новые RISC-процессоры для своих
серверов, но говорить о каком бы то ни было качественном
прогрессе этих архитектур не приходится.
9
Обзор фирм-производителей
Архитектура MIPS в свое время была одной из первых
RISC-архитектур. В настоящее время она
лицензирована многими крупнейшими
производителями полупроводниковых устройств.
 Пожалуй, самый длительный опыт работы со
сложными вычислительными архитектурами - у
компании MIPS Technologies, а выпускаемые ею
микропроцессоры поддерживают создание SMPархитектур с разделяемой памятью из сотен
микропроцессоров. Пользователей в этой
архитектуре привлекает ориентация на мультимедиа
и высококачественные средства визуализации
изображений.
10
Обзор фирм-производителей
Первым 64-разрядным процессором стал MIPS
R10000, появившийся в 1991 году.
Позднее появились процессоры MIPS R12000A с
частотой 400 МГц, R14000 - 500 МГц, R14000А 600 МГц и R16000 - 700 МГц.
Кардинальные изменения в архитектуре MIPS
произошли с появлением модели R18000. В этом
процессоре, впервые после R8000, стали
выдаваться четыре 64-разрядных результата с
плавающей запятой за такт.
Тактовая частота для процессоров MIPS достигла
заветной черты 1 ГГц в 2005 году, когда появился
чип R20000.
11
Обзор фирм-производителей


Компанія Неwlеtt-Рackard однієї з
перших освоїла RISC-технологію,
вийшовши ще в 1986 році з своїм
першим 32-розрядним РA-RISC.
Одним из основных лидеров является
фирм SUN с ее серией процессоров
SPARC.
12
Развитие ахитектуры SPARC
13
Типовой процессорный
модуль UltraSPARC-1




Типовой процессорный модуль (рис)
UltraSPARC-1 состоит из собственно
процессора UltraSPARC-1,
микросхем синхронной статической памяти
(SRAM),используемых для построения памяти
тегов и данных внешнего кэша
и двух кристаллов буферов системных данных
(UDB). UDB изолируют внешний кэш
процессора от остальной части системы и
обеспечивают буферизацию данных для
приходящих и исходящих системных
транзакций, а также формирование, проверку
контрольных разрядов и автоматическую
коррекцию данных (с помощью ECC-кодов).
Таким образом, UDB позволяет интерфейсу
работать на тактовой частоте процессора.
14
Организация конвейера


В процессоре UltraSPARC реализован девятиступенчатый конвейер.
Это означает, что задержка (время от начала до конца
выполнения) большинства команд составляет девять тактов.
Однако в любой данный момент времени в процессе обработки
могут одновременно находиться до девяти команд, обеспечивая во
многих случаях завершение выполнения команд в каждом такте. В
действительности эта скорость может быть ниже в связи с
природой самих команд, промахами кэш-памяти или другими
конфликтами по ресурсам.
Первая ступень конвейера С выборка из кэш-памяти команд. На
второй ступени команды декодируются и помещаются в буфер
команд. Третья ступень осуществляет группировку и
распределение команд по функциональным исполнительным
устройствам.
15
Устройство
предварительной выборки
и диспетчеризации команд



Устройство предварительной выборки и диспетчеризации команд
процессораUltraSPARC-1 (PDU) обеспечивает выборку команд в
буфер команд, окончательную их дешифрацию, группировку и
распределение для параллельного выполнения в конвейерных
функциональных устройствах процессора.
Буфер команд емкостью 12 инструкций позволяет согласовать
скорость работы памяти со скоростью обработки исполнительных
устройств процессора.
Команды могут быть предварительно выбраны из любого уровня
иерархии памяти, например, из кэш-памяти команд(I-кэша),
внешней кэш-памяти (Е-кэша) или из основной памяти системы.
16
Схема динамического
прогнозирования



В процессоре реализована схема динамического
прогнозирования направления ветвлений программы,
основанная на двух битовой истории переходов и
обеспечивающая ускоренную обработку команд условного
перехода. Для реализации этой схемы с каждыми двумя
командами в I-кэше связано специальное поле, хранящее
двухбитовое значение прогноза.
Таким образом, UltraSPARC-1 позволяет хранить
информацию о направлении 2048 переходов, что на
сегодняшний день превышает потребности многих
современных прикладных программ.
Поскольку направление перехода может меняться каждый раз,
когда обрабатывается соответствующая команда, состояние
двух бит прогноза должно каждый раз модифицироваться для
отражения реального исхода перехода.
17
Кэш-память данных



В процессоре UltraSPARC-1 используется кэш-память данных
D-кэш с прямым отображением емкостью 16 Кбайт,
реализующая алгоритм сквозной записи.
D-кэш организован в виде 512 строк, в каждой строке
размещаются два 16-байтных подблока данных. С каждой
строкой связан соответствующий адресный тег.
D-кэш индексируется с помощью виртуального адреса, при
этом теги также хранят соответствующую часть
виртуального адреса. При возникновении промаха при
обращении к кэшируемой ячейке памяти происходит
загрузка 16-байтного подблока из основной памяти.
18
Применение UltraSPARC



В 1995 г компания Sun выпускала два типа настольных
рабочих станций и серверов, оснащенных процессорами
UltraSPARC: Ultra 1 и Ultra 2, архитектура которых
представлена на рис.
В моделях Ultra 1 используются процессоры с тактовой
частотой 143 и167 МГц. При этом они комплектуются
как стандартными видеоадаптерами TurboGX и
TurboGXplus, так и новыми видеоподсистемами Creator и
Creator3D (модель 170Е).
Объем оперативной памяти может наращиваться до 512
Мбайт, внутренних дисков до 4.2 Гбайт, можно
устанавливать также накопители на магнитной ленте,
флоппи-дисководы и считывающие устройства с
компакт-дисков. Эти системы обеспечивают уровень
производительности в252 SPECint92 и 351 SPECfp92 при
тактовой частоте 167 МГц.
19
Применение UltraSPARC



Модели 170Е оснащаются контроллерами
Fast& Wide SCSI-2 и 100Base-T Ethernet.
Модели Ultra 2 С это однопроцессорные и
двухпроцессорные системы на базе 200
МГц процессора UltraSPARC (332 SPECint92
и 505 SPECfp92), имеющие максимальный
объем оперативной памяти 1 Гбайт.
Более современные модели – На СР!!
20
Архитктура UltraSparc
21
Серверы на базе UltraSparc



Новые RISC-процессоры UltraSparc IV можно устанавливать в
серверы на базе UltraSparc III, ничего в них не меняя.
Изготовитель заявляет о планируемом повышении
производительности в 1,6-2 раза, по сравнению с UltraSparc III,
работающим на той же частоте. Вообще же
UltraSparc IV - первый процессор Sun, который может выполнять
более одного потока инструкций одновременно. Достигается это за
счет размещения на одном чипе сразу двух ядер. Чипы будут
производиться на фабриках компании Texas Instruments, с
применением 0,13-мк техпроцесса.
Оба процессорных ядра основаны на дизайне UltraSparc III и
имеют тактовую частоту 1,2 ГГц. В дальнейшем планируется
перейти на 0,09-мк технологию, что, предположительно, позволит
увеличить рабочую частоту процессора вдвое. UltraSparс IV станет
основой различных многопроцессорных систем, работающих под
управлением ОС Sun Solaris, например, для 106-процессорной
системы Sun Fire 15K
22
РОН

Модель
ядра
С32+
23
Коммуникационный
процессор CPM

Специфические
особенности
функционирования и
применения MC68360 и
его модификаций
MC68EN360,
MC68MH360 связаны с
наличием в их составе
коммуникационного
процессора CPM,
который содержит
большой набор
интерфейсных блоков,
обеспечивающих
возможности
подключения
контроллера к линиям
связи с различными
протоколами обмена.
24
Назначение модуля CPM



Модуль CPM подключается к внутренней шине и работает
под управлением собственного RISC-контроллера с
минимальным вмешательством процессора CPU32+.
Основное назначение CPM - обеспечить разнообразные
каналы параллельной и последовательной передачи данных
между микропроцессорной системой, управление которой
осуществляет CPU32+ через интерфейсный модуль SIM60, и
внешними устройствами, подключенными с помощью линий
связи с различными протоколами обмена.
Коммуникационный контроллер может работать в режиме
ведомого ( slave ). В этом режиме его CPU отключается, и
модуль CPM функционирует под управлением внешнего
процессора. Таким образом можно реализовать систему из
нескольких CPM ( контроллеров в режиме ведомого ),
работающих под управлением одного ведущего процессора.
25
Состав CPM









В состав CPM (входят RISC-контроллер, двухпортовое ОЗУ ( ДП-ОЗУ ) и большой
набор периферийных устройств. Все устройства CPM соединены общей
периферийной шиной. Обращение к ДП-ОЗУ производится как со стороны
микропроцессорной системы через внутреннюю шину, так и со стороны различных
устройств CPM через периферийную шину. Процессор СPU32+ может обращаться к
этим устройствам путем чтения или записи содержимого определенных регистров.
Набор периферийных устройств СPM включает:
четыре связных последовательных интерфейса SCC1 - 4;
два управляющих последовательных интерфейса SMC1,2;
периферийный последовательный интерфейс SPI;
блок последовательного обмена ( БПО ), обеспечивающий передачу с временным
разделением данных;
периферийный параллельный порт PIP, реализующий стандартный протокол
обмена типа CENTRONICS;
три параллельных порта A, B, C, обеспечивающих различные протоколы
квитированного и неквитированного обмена;
четыре 16-разрядных таймера ( могут конфигурироваться как два 32-разрядных );
двухканальный блок независимого прямого доступа к памяти IDMA.
26
Мир пост-RISC
компьютинга
Что являет собой представитель архитектуры
IA-64 от Intel - Itanium/Itanium 2, который
призван вытеснить RISC-решения?
Многие специалисты сходятся во мнении, что
на сегодня Itanium/Itanium 2, пожалуй,
наиболее яркий пример объединения идеи
CISC- и RISC-процессоров в одно целое,
реализующий при этом ряд совершенно
новых концепций.
27
Беспроводный процессор

В настоящее время, с появлением
GPS-приемников, которые позволяют
определять координаты с точностью
до нескольких метров, ее можно
решить за считанные секунды с
использованием связки «GPSприемник + GSM/GPRS-модуль +
микроконтроллер». В этом случае
контроллер получает по
последовательному порту NMEA
сообщения с координатами от GPSприемника, обрабатывает их и
передает GSM/GPRS-модулю для
отсылки в диспетчерский центр. В
такой схеме используются, в общей
сложности, три микроконтроллера:
главный, микроконтроллер в GPSприемнике и микроконтроллер в
GSM/GPRS-модуле. Однако
существует возможность удешевить
устройство, если использовать всего
один мощный микроконтроллер. Это
возможно при совместном
применении беспроводных
процессоров компании Wavecom и
плагина C-GPS (Companion GPS). В
этом случае используется один
мощный микроконтроллер на ядре
ARM9, который управляет стеком
GSM и получает данные от GPSчипсета. C-GPS-плагин доступен для
беспроводных процессоров
Q2686/87 и WMP50/100/150.
28
Вопросы для самоконтроля





Перечислите особенности классической
RISC архитектуры.
Перечислите фирмы-производители
процессоров с RISC архитектурой.
Поясните особенности процессоров с
архитектурой UltraSPARC.
Структура и назначение
коммуникационного контроллера.
Поясните принцип работы
коммуникационного модуля.
29
Вопросы на экзамен и сдачу
лабораторных работ

1.
2.
3.
4.
5.
6.
Вопросы и задания для заключительного контроля
Приведите структурную схему МП устройства. Какие блоки
являются обязательными?
Сравните назначение и структурные схемы БИС параллельного
интерфейса и последовательного интерфейса. Поясните как они
подключаются к шинам МП системы.
Поясните назначение и структурную схему БИС программируемого
таймера. Приведите пример его программирования.
Поясните назначение и принцип работы контроллер прерываний.
Что такое вектор прерываний? Приведите фрагмент программы с
использованием прерывания.
Поясните назначение и принцип работы контроллера прямого
доступа в память.
Приведите структурную схему МП 8086, поясните принципы
совместной работы устройства сопряжения с шиной и
операционного устройства.
30
Вопросы на экзамен и сдачу
лабораторных работ









Поясните назначение сигналов шины управления МП 8086.
Перечислите группы команд МП 8086. Приведите примеры использования
команд из разных групп на примере программы затирания экрана.
Перечислите виды адресации МП 8086. Приведите пример программы
циклического опроса 20 портов и укажите использованные виды
адресации.
Поясните особенности Гарвардской архитектуры ОЭВМ (МК) на примере
i51. Детальнее остановитесь на регистрах специальных функций.
Сравните структурные схемы микроконтроллеров (МК) двух различных
фирм. Какие фирмы лидируют на рынке МК?
Дайте краткую характеристику системы команд х51-совместимых МК.
Приведите структурную схему типичного устройства на базе МК. Поясните
принцип подключения дополнительных блоков памяти.
Поясните особенности архитектуры сигнальных процессоров. Сравните их
архитектуру с универсальными МК.
Сравните (кратко) системы команд универсальных и сигнальных МП.
31
Вопросы на экзамен и сдачу
лабораторных работ







Сравните параметры современных МП фирм Intel и AMD.
Перечислите методы повышения производительности в
современных МП.
Приведите фрагмент программы, поясняющий принцип работы
out-of-order в современных МП.
Перечислите устройства, обязательно входящие в материнскую
плату ПЭВМ и их назначение. Какие дополнительные устройства
могут в нее входить?
Укажите особенности четырех типов шин в современных ПК ISA, PCI, AGP, USB. Какие устройства к ним подключаются?
Перечислите фирмы, производящие МП для узлов сетей.
Укажите особенности классической Risc-архитектуры.
Особенности процессора SHARC.
32