МИНИСТЕРСТВО ЦИФРОВОГО РАЗВИТИЯ, СВЯЗИ И МАССОВЫХ КОММУНИКАЦИЙ РОССИЙСКОЙ ФЕДЕРАЦИИ ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ «САНКТ–ПЕТЕРБУРГСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ ТЕЛЕКОММУНИКАЦИЙ ИМ. ПРОФ. М.А. БОНЧ–БРУЕВИЧА» (СПбГУТ) Факультет: Инфокоммуникационных сетей и систем Кафедра: Защищенных систем связи Дисциплина: Аппаратные средства вычислительной техники ОТЧЕТ ПО ЛАБОРАТОРНОЙ РАБОТЕ №1 Тема: «M11C QUARTUS II. СОЗДАНИЕ ПРОСТЕЙШИХ ЦИФРОВЫХ СХЕМ» Направление/специальность подготовки 10.03.01 Информационная безопасность (код и наименование направления/специальности) Студенты: Каика А. Быстров И. ИКБ-23 Преподаватель: Исаенко Д. И. (Ф.И.О. преподавателя) (подпись) Санкт–Петербург 2023 1. Сборка логической схема устройства Рисунок 1 – Схема 2. RTL – Модуль схемы Рисунок 2 RTL 3. Симуляция модуля в промежутке от 0 до 320нс при периоде а = 80нс, b[1:0] = 20с Рисунок 3 - Симуляция модуля 4. Описание проектируемого модуля lab11_hdl на Verilog HDL Рисунок 4 - Проектируемый модуль – код 5. Анализ и синтез проекта Рисунок 5 – Результат 6. RTL – модуль схемы Рисунок 6 - RTL схема 7. Симуляция модуля в промежутке от 0 до 320нс при периоде а = 80нс, b[1:0] = 20нс Рисунок 7 - Симуляция модуля
