Технический Университет Молдовы Факультет Вычислительной Техники, Информатики и Микроэлектроники Департамент Микроэлектроники и Биомедицинской инженерии Курсовой проект По дисциплине: «Цифровые интегральные схемы». Тема: Комплементарная структура металл-оксид-полупроводник (КМОП, CMOS). Руководитель проекта: асист. универ. Выполнил: ст. Борта Антон гр. MN-202 Бырназ Адриан Кишинёв 2022 Содержание проекта года: 1. Данные для разработки 2. Описание принципов работы и характеристики используемых операторов 3. Минимизация функции 4. Разработка и оптимизация логической схемы 5. Основная электрическая схема спроектированного устройства 6. Расчет статических параметров логических операторов 7. Расчет динамических параметров логических операторов 8. Работа схемы 9. Изготовление печатной платы 10. Заключение 11. Библиография 1 1. Данные для разработки: 2 2. Описание принципов работы и характеристики используемых операторов: Цифровые интегральные микросхемы на КМОП (комплементарная пара МОПтранизисторов) транзисторах считаются наиболее перспективными, поскольку мощность, потребляемая в статическом, режиме у них составляет десятки нановатт при высоком быстродействии. Среди цифровых ИМС на МОП транзисторах интегральные микросхемы на КМОП транзисторах обладают наибольшей помехоустойчивостью и высокой эффективностью использования источника питания. Основными логическими элементами серий на КМОП транзисторах являются элементы И-НЕ; ИЛИ-НЕ, а базовым логическим элементом, на основе которого реализованы указанные элементы, является инвертор (элемент НЕ) на КМОП транзисторах. Инвертор реализует операцию логического отрицания, т.е. инверсию и представляет собой двоичный логический элемент, на выходе которого логическая единица имеет место в том случае, если на входе имеется логический ноль. На рис.1 приведена принципиальная электрическая схема инвертора на КМОП транзисторах со схемой защиты. Рисунок 1. Инвертор на КМОП транзисторах. Транзистор Τ1 – p-канальный, Τ2 - n-канальный. Подложка транзистора соединена с истоками «ИЛИ». Затворы обоих транзисторов соединены, и на них подается входной сигнал. Выходной сигнал снимается с объединенных стоков транзисторов 3 Рисунок 2. График зависимости выхода инвертора от входа. Рисунок 3. График возрастания тока в зависимости от перехода подключения. Элементы КМОП-логики можно рассматривать как обобщение КМОП-инвертора. Общая закономерность построения таких элементов заключается в том, что параллельное соединение транзисторов с каналами p- типа сопровождается последовательным соединением транзисторов с каналами n-типа и наоборот. Схема КМОП-элемента, реализующего операцию 2ИЛИ-НЕ, показана на (рис.1). Транзисторы VT1 и VT2 с каналом p-типа соединены параллельно, а n-канальные транзисторы VT3 и VT4 – последовательно. Подложки и истоки VT1 и VT2 соединены с положительным зажимом источника питания, поэтому: 𝑈зи1 = 𝑈вх1 − 𝐸, 𝑈зи2 = 𝑈вх2 − 𝐸 Рисунок 4. Схема КМОП-элемента, реализующего операцию ИЛИ-НЕ. Пусть на обоих входах действует напряжение низкого уровня: 𝑈вх1 = 𝑈вх2 = 0. Поскольку 𝑈зи3 = 𝑈вх1 = 0, 𝑈зи4 = 𝑈вх2 = 0, транзисторы VT3 и VT4 закрыты. При этом 𝑈зи1 = 𝑈зи2 = −𝐸 и транзисторы VT1 и VT2 открыты. Упрощенно цепь на рис. 2 можно представить эквивалентной схемой, показанной на рис. 2,а. Напряжения на открытых транзисторах VT1 и VT2 пренебрежимо малы, и выходное напряжение 𝑈вых ≈ 𝐸. 4 Рисунок 5. Упрощенные модели схемы ИЛИ - НЕ. Рассмотрим случай, когда 𝑈вх1 = 𝑈вх2 = 𝐸, теперь 𝑈зи1 = 𝑈зи2 = 0 транзисторы VT1 и VT2 закрыты, а VT3 и VT4 – открыты. Логический элемент можно представить эквивалентной схемой, показанной на рис. 2, б. Выходное напряжение 𝑈вых ≈ 0. Таким образом, схема на рис. 2 реализует таблицу истинности логического элемента 2ИЛИ-НЕ. 𝑋1 𝑋2 OUT 0 0 1 0 1 0 1 0 0 1 1 0 Таблица 1. Таблица истинности элемента ИЛИ - НЕ. Логический элемент на рис. 2 имеет два входа. Каждый новый вход требует включения двух дополнительных транзисторов: p-канального в параллельную цепь и n-канального в последовательную. Это приводит к увеличению площади, занимаемой логическим элементом на кристалле. Увеличивается и паразитная емкость, ограничивающая быстродействие схемы. Поэтому число входов у элементов КМОП-логики, как правило, не превышает четырех. 5 3. Минимизация функции: ̅ + 𝐴𝐵𝐶̅ 𝐷 + 𝐴𝐵̅ 𝐶𝐷 ̅ + 𝐴̅𝐵𝐶𝐷 + 1) Заданная функция: 𝐴𝐵̅ 𝐶̅ 𝐷 + 𝐴̅𝐵̅ 𝐶𝐷 + 𝐴𝐵𝐶̅ 𝐷 + 𝐴̅𝐵𝐶𝐷 ̅ + 𝐴̅𝐵̅ 𝐶̅ 𝐷 ̅ 𝐴𝐵𝐶𝐷 2) Таблица истинности данной функции: 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 F 1 0 0 1 0 1 1 0 1 1 1 0 0 1 1 0 Таблица 2. Таблица истинности заданной функции. 3) Минимизация функции с помощью таблицы Карно: ̅ + ̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅ + ̅̅̅̅̅̅̅̅̅̅̅̅̅ Итоговая функция: 𝐹 = ̅̅̅̅̅̅̅̅̅̅̅̅̅ 𝐴̅ + 𝐶 + 𝐷 𝐴 + 𝐶̅ + 𝐷 𝐵̅ + 𝐶̅ + 𝐷 + ̅̅̅̅̅̅̅̅̅̅̅̅̅ 𝐴̅ + 𝐶̅ + 𝐷 + ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅ 𝐴̅ + 𝐵̅ + 𝐶̅ + 𝐷 6 Таблица 3. Таблица Карно для минимизации заданной функции 4. Разработка и оптимизация логической схемы: Рисунок 6. Минимизированная функция на элементах NOR соборная в Proteus. На вход осущественна подача 0111. 7 Рисунок 7. Подача 0000 Рисунок 8. Подача 1010 Все данные полученные в ходе симуляции соответствуют таблице истинности (табл.1). 8 5. Основная электрическая схема и печатная плата спроектированного устройства: Рисунок 17. Электрическая схема спроектированного устройства в Schematic Capture. Рисунок 18. Электрическая схема спроектированного устройства в PCB. Принципиальная схема устройства 9 Рисунок 19. Электрическая схема спроектированного устройства в 3D Visualiser (вид сверху). Рисунок 20. Электрическая схема спроектированного устройства в 3D Visualiser (вид снизу). 10 6. Расчет статических параметров логических операторов: Для нормальной работы инвертора на КМОП-транзисторах необходимо соблюдение условия: U pr. p U pr.n U a Из исходных данных следует, что выполняется условие нормальной работы транзисторов при: |−2.2| + 3 = 5.2, 5.2V<6V Верхний и нижний уровни на выходе близки к U и «0» соответственно U 1 = U a =6V ; U 0 =0; Таким образом логический скачок сигнала: 𝑈𝐿 = 𝑈1 − 𝑈 0 = 6 − 0 = 𝑈𝑎 Группа транзисторов, которая находится в состоянии проводимости, рассматривается как «эквивалентный транзистор» с крутизной 𝑆𝑒𝑐ℎ. Удельное крутизна при параллельном подключении 𝑆𝑒𝑐ℎ.𝑝 = 𝑆𝑝 0.2 𝑚𝐴 = = 0.1 2 𝑚 2 𝑉 Для транзисторов подключенных последовательно: 𝑚𝐴 𝑆𝑒𝑐ℎ.𝑛 = 𝑆𝑛 ∗ 𝑚 = 0.4 ∗ 2 = 0.8 𝑉 2 , где 𝑆 – крутизна транзистора, m – количество транзисторов в состоянии проводимости. 𝑆𝑒𝑐ℎ.𝑛 , 𝑆𝑒𝑐ℎ.𝑝 - крутизна транзисторов с n и p каналами. Напряжение порога коммутации: 𝑉𝑝 = √𝑆𝑒𝑐ℎ.𝑛 𝑈𝑝𝑟.𝑛 + √𝑆𝑒𝑐ℎ.𝑝 (𝑈𝑎 + 𝑈𝑝𝑟.𝑝 ) √𝑆𝑒𝑐ℎ.𝑛 + √𝑆𝑒𝑐ℎ.𝑝 = √0.8 ∗ 2.2 + √0.1(6 − 3) √0.8 + √0.1 = 2.41 𝑉 11 Когда на входе применяется логическая «1»: U i =U a - V p ⇒ 6 − 2.41 = 3.59𝑉 Стойкость к помехам при подаче на вход нижнего уровня напряжения: U i = V p U pr.n , Где 𝑈𝑝𝑟.𝑛 и 𝑈𝑝𝑟.𝑝 – пороговые напряжения переключения транзисторов с n и p – каналами, значение которых указывается в исходных данных. Ширина неопределенной области относительно мала: 9) ∆𝑉𝑝 ≈ 0.1𝑉 Независимо от того, в каком состоянии находятся логические ворота CMOS, один из двух транзисторов инвертора будет заблокирован, поэтому в статическом режиме практическая схема не потребляет ток:з=-х 0 10) 𝐼𝑐𝑜𝑛𝑠 1 = 𝐼𝑐𝑜𝑛𝑠 =0 Логическая схема CMOS в статическом режиме не потребляет никакой мощности: 11) 𝑃𝑠𝑡 = 0 Входной ток (𝐼𝑖𝑛𝑡 = 0) считается нулевым, поэтому коэффициент N может достигать повышенных значений. В свою очередь это может привести к увеличению емкости нагрузки 𝐶𝑠 , что приводит к снижению быстроты работы. Из этих соображения следует, что коэффициент N не должен превышать: 12) 𝑁 = (20 … 50), 𝑁 = 12 - выходной коэффициент Входное сопротивление логической схемы представляет собой входное сопротивление транзистора TECMOS. Для расчетов рекомендуется: 13) 𝑅𝑖𝑛𝑡 = (108 … 1010 )𝑂ℎ𝑚 Выходное сопротивление инвертора (а также логические элементы CMOS на плавной части характеристики) в состояниях «0» и «1»: 15) 𝑅𝑖𝑒𝑠 = ∆𝑈𝑖𝑒𝑠 ∆𝐼𝑖𝑒𝑠 = (105 … 106 )𝑂ℎ𝑚 7. Расчет динамических параметров логических операторов: Время переключения транзисторов зависит от паразитной емкости 𝐶𝑝 : 12 Эта ёмкость имеет несколько компонентов: 𝐶𝑝 = 𝐶𝑝−𝑐.𝑛 + 𝐶𝑝−𝑑.𝑛 + 𝐶𝑝−𝑠.𝑝 + 𝐶𝑚𝑠 + 𝐶𝑠 где 𝐶𝑝−𝑐.𝑛 – ёмкость канала типа n; 𝐶𝑝−𝑑.𝑛 – ёмкость стока транзистора с каналом n; 𝐶𝑝−𝑠.𝑝 – ёмкость истока транзистора с каналом p; 𝐶𝑚𝑠 – паразитная ёмкость металлических контактов; 𝐶𝑠 – заданная ёмкость. 𝐶𝑝−𝑐.𝑛 = 𝐶𝑝−𝑑.𝑛 = 𝐶𝑝−𝑠.𝑝 = 0.5𝑝𝐹, 𝐶𝑚𝑠 = 1.5𝑝𝐹, 𝐶𝑠 = 10𝑝𝐹 𝐶𝑝 = 0.5 + 0.5 + 0.5 + 1.5 + 10 = 13𝑝𝐹 Время перехода из состояния «1» в «0»: 𝑡 1,0 = 0.8∗𝐶𝑝 ∗𝑈𝑎 2 ) (𝑆𝑛 ∗∆𝑈𝑝𝑟 0.8∗(13∗10−12 )∗6 = (0.3∗0.82 ) = 3.25 ∗ 10−10 где: ∆𝑈𝑝𝑟 = 𝑈𝑎 − 𝑈𝑝𝑟.𝑛 − |𝑈𝑝𝑟.𝑝 | = 6 − 3 − 2.2 = 0.8 Время распространения перехода от верхнего к нижнему состоянию (задержка распространения): 1,0 𝑡î.𝑝 = 𝜏𝑛 = 𝜏𝑛 ∗(𝑈𝑎 −𝑉𝑝 ) 𝑈𝑎 −𝑈𝑝𝑟.𝑛 = 𝑡𝑠𝑐 = (0.0288888∗10−9 )∗(6−2.41) 6−3 −12 = 3.4570264 ∗ 10−11 2𝐶𝑝 2 ∗ (13 ∗ 10 ) = = 2.88888 ∗ 10−11 [𝑆𝑛 (𝑈𝑎 − 𝑈𝑝𝑟.𝑛 )] 0.3 ∗ (6 − 3) Где 𝑡𝑠𝑐 - время падения фронта. Время прохождения из нижнего состояния «0» в верхнее «1»: 𝑡 0,1 = 0.8∗𝐶𝑝 ∗𝑈𝑎 2 ) (𝑆𝑝 ∗∆𝑈𝑝𝑟 = 0.8∗(13∗10−12 )∗6 0.2∗0.82 = 6.3375 ∗ 10−9 Время распространения перехода от нижнего к верхнему состоянию (задержка распространения): 0,1 0,1 𝑡î.𝑝 = 𝑡𝑐𝑟 = 𝜏𝑝 = 𝜏𝑝 ∗𝑉𝑝 (𝑈𝑎 −|𝑈𝑝𝑟.𝑝 = |) (0.03421052∗10−9 )∗2.41 (6−2.2) = 2.1696671 ∗ 10−11 2𝐶𝑝 2 ∗ (13 ∗ 10−12 ) = = 3.421052 ∗ 10−11 [𝑆𝑝 ∗ (𝑈𝑎 − |𝑈𝑝𝑟.𝑝 |)] 0.2 ∗ (6 − 2.2) Среднее время распространения перехода состояний: 13 1,0 0,1 𝑡î.𝑝.𝑚 = 0.5(𝑡î.𝑝 + 𝑡î.𝑝 ) = 0.5 (3.4570264 ∗ 10−11 + 2.1696671 ∗ 10−11 ) = 2.8133467 ∗ 10−11 Мощность, потребляемая в динамическом режиме, напрямую зависит от частоты переключения: 𝑃𝑑 = 𝑓𝑐𝑜𝑚 ∗ 𝐶𝑝 ∗ 𝑈𝑎2 = (6 ∗ 106 ) ∗ (13 ∗ 10−12 ) ∗ 62 = 2.808𝑚𝑉𝑡 8. Работа схемы: Работа схемы заключается в том, чтобы на вход принять четырех битовое число (от 0000 до 1111), а на выходе получить результат, соответствующий заданной функции (табл.2). Для построения использовались следующие логические элементы: 2 - input NOR, 3-input 14 NOR. В программе Proteus (рис.15) были проложены две шины: первая шина входа и вторая шина выхода. В качестве инверторов для входов C, D использовался 2 - input NOR. Элементы 2 - input NOR находятся в корпусе микросхемы «4011», элементы пронумерованы U1:A, U1: B, U1: C, U1: D; элементы 3-input NOR находятся в корпусе микросхемы «4023», пронумерованы – U2: A, U2: B. В качестве коммутации сигналов на входе использовались элементы «jumper2». Вход A обозначен на шине номером 1, вход B – 2, вход C – 3, вход 𝐶 – 4, вход D – 5, вход 𝐷 – 6. Далее сигналы с входа попадают на логические элементы U2: A – (ABD), U1: D – (CD), U1: C – (𝐶 𝐷), далее выражения попадают на вторую шину выходы 7, 8, 9, на элемент U2: B – ( 𝐶 𝐷 ∗ 𝐴𝐵𝐷 ∗ 𝐶𝐷). В частности, если подать на вход слово 0111, на элемент U2: 9.Изготовление печатной платы: Суть метода изготовления печатных плат в том, что на фольгированный текстолит наносится защитный рисунок, который предотвращает травление меди. В результате, после травления, на плате остаются дорожки проводников. Самым простым и быстрым способом считается технология ЛУТ. Необходимые инструменты: фольгированный текстолит, лазерный принтер, утюг, фотобумага, ацетон, мелкая наждачная бумага, щетка. Далее процесс создания будет описываться поэтапно. Первый этап: Подготовка PCB макета печатной платы в среде автоматического проектирования Proteus в разделе ARES. (рис.17, рис.18, рис.19). Второй этап: Односторонний текстолит с толщиной меди 17-35мкм отмывается от грязи средством для посуды под теплой водой. Затем необходимо отшлифовать мелкозернистой бумагой. После шлифовки поверхность промывается чистой водой, вытирается насухо и откладывается досыхать. К моменту переноса макета, текстолит должен быть сухой, без окислов, жирных пятен и заметными шероховатостями. Третий этап: Подготовленный текстолит кладем на ровную поверхность и накрываем распечатанным макетом, утюгом, прогретым до максимальной температуры, проглаживаем по центральной линии, а потом от центра к бокам. При первом проглаживании распечатку лучше придерживать, чтобы не сдвинулась. После первого проглаживания лист фотобумаги прилипает к меди. После проглаживания, не остужая, кидаем плату воду. Четвертый этап: По истечении 10 минут достаем плату из воды и удаляем бумагу. Как бы долго плата не лежала в воде, вся бумага не отстанет. Вообще тонер держится очень надежно, тереть 15 можно пальцами, ластиком или губкой для мытья посуды, но между дорожками вытащить глянец сложно, достаточно дать плате высохнуть, как такие места будут видны. Пятый этап: Далее происходит процесс травления при помощи хлорного железа. Время травления платы среднего размера занимает примерно 4 минут. Чем быстрее вытравить плату, тем точнее медная фольга повторит рисунок напечатанный принтером. Это связано с тем, что раствор постепенно подтравливает дорожку, затекая под тонер по бокам. Шестой этап: После травления промываем плату водой и высушиваем ее феном. Для удаления слоя тонера и маркера нам потребуется ацетон или растворитель 646. Качество изделия можно оценить на просвет. 10.Заключение: В данной курсовой работе проводилось изучение и построение логических схем на основе КМОП (комплементарная структура металл-оксид-полупроводник). Первым этапом для начала работы, стала проблема минимизации функции, для построения более компактной схемы. В качестве минимизации использовалась диаграмма Карно. Для перевода выражения в логику NOR использовались законы де Моргана. В теоретической части был рассмотрен основной принцип построения КМОП микросхем, основанный на работе инвертора. Далее схема была собрана и протестирована в программе Proteus, результаты теста и таблицы истинности полностью совпадают, в частности было приложен рис.15, где с микропроцессора подаются сигналы на входы и регистрируются выход схемы. После чего схема была собрана в PCB ARES (рис.17 – 19). Расчет статических и динамических параметров проводился с помощью методички и таблицы данных. Вся литература, используемая в работе, была указана в пункте библиографии. 11.Библиография: 1.https://docviewer.yandex.ru/view/0/?*=ktqqGc5g3mbz6GUzXwS6qT7Ojb17InVybCI6Imh0d 2. http://vmss.mpei.ru:15980/main/files/PinaevV/lecture2.pdf 3. https://www.rlocman.ru/shem/schematics.html?di=48945 4. https://studfile.net/preview/2279626/page:2/ 5. https://megaobuchalka.ru/6/328.html 6. IndicatiiCID1_1522354156.pdf 7. CMOS_1522354156.pdf 8. https://tokzamer.ru/bez-rubriki/razmery-elementov-elektricheskih-shem-gost 9. https://docs.cntd.ru/document/1200086241 10.https://academy.evolvector.ru/index.php?route=product/product&product_id=70#:~:text=2.% 20Логика%2C%20основанная%20на%20комплементарной,представляет%20собой%20наб оры%20полевых%20транзисторов 11. https://gosthelp.ru/text/GOST21042006ESKDOsnovnyen.html 16
