Клишин П.А. «Разработка модуля коммутации данных в
реклама
Разработка модулей коммутации данных в микропроцессоре «Эльбрус-4С+» Выпускная квалификационная работа на соискание степени бакалавра студента 816 группы Клишина П. А. Научный руководитель: д.т.н. Сахин Ю. Х. Новый микропроцессор «Эльбрус-4С+» 8 универсальных ядер • Частота не менее 1000 МГц • Пиковая производительность не менее 150 Gflops • Четыре канала оперативной памяти DDR3 SDRAM • Технология 40 нм • Структурная схема «Эльбрус-4С+» Постановка задачи • Разработка входного коммутатора L3кэша • Разработка буфера данных по записи контроллера памяти • Тестирование модулей Входной коммутатор данных L3 кэша Функции устройства: ◦ Коммутация данных с 7 направлений в L3$ ◦ Адресация по банкам L3$ ◦ Данные из контроллеров памяти должны поступать в кэш с минимальными задрежками Параметры устройства: ◦ Наивысший приоритет у контроллеров памяти ◦ Арбитр с круговым приоритетом для каналов I/O и линков Входной коммутатор данных L3 кэша Структурная схема Входной коммутатор данных L3 кэша Ширина входных интерфейсов – 128 бит, ширина выходных интерфейсов – 256 бит Прием данных из контроллеров памяти за 2 такта Прием данных из каналов ввода-вывода за 2 или 4 такта Прием данных от контроллеров межпроцессорных линков за 3 или 5 тактов Выдача данных – 1 такт Буфер данных по записи контроллера памяти Требования: ◦ Коммутация данных с 5 направлений (из межпроцессорных линков, домашнего процессора и контроллера памяти) ◦ Осуществление операции «чтение-модификациязапись» с использованием одной ячейки в буфере ◦ Входные интерфейсы работают на частоте процессора, а выходные – на частоте контроллера памяти Буфер данных по записи контроллера памяти Интерфейсы с системой Буфер данных по записи контроллера памяти •QMU – двухпортовая очередь для выдачи номера свободной ячейки в rl_buff •Dready – битовая шкала, показывающая контроллеру памяти готовность данных в ячейках •Arb – арбитр, наивысший приоритет у данных из контроллера памяти, остальные направления по круговому приоритету Буфер данных по записи контроллера памяти Операция «чтение-модификация-запись» •Запись в одну ячейку буфера •Определение модифицированных/ немодифированных данных и запись по маске/отрицанию маски •Завершение сбора данных по сигналу из coh_analyser Буфер данных по записи контроллера памяти Буфер реализован на блочной памяти, глубиной в 32 ячейки За такт происходит запись только с одного направления При операции «write-back» из homeпроцессора выдача данных в память происходит через 2 такта после приема Результаты Разработано Verilog-описание модуля входного коммутатора L3-кэша Разработано Verilog-описание модуля буфера данных по записи контроллера памяти Оба модуля встроены в контроллер межсистемного обмена Начато тестирование Спасибо за внимание!
