Асинхронная схема

Национальный Исследовательский Университет
Московский Государственный
Институт Электронной Техники
Факультет Электроники и Компьютерных Технологий
Кафедра ПКИМС
Отчет по научно-исследовательской практике
на тему:
«Сравнительное исследование функционального модуля
цифрового конвейеризированного параллельного сумматора на
основе синхронного и асинхронного принципов построения
схем»
Выполнил: Орищенко М.В.
Группа: ЭКТ-65М
Проверила: Миндеева А.А.
Москва 2011 г.
1
Введение.
Изучение различных принципов организации обработки данных позволяет
сделать вывод о существенных преимуществах асинхронных схем по многим
параметрам. Для экспериментального подтверждения теоретических выводов, а
так же выявления других особенностей синхронных и асинхронных схем были
разработаны
синхронный
и
асинхронный
варианты
схемы
цифрового
последовательно-параллельного сумматора, проведено его моделирование для
различных условий.
1 Цели и план выполнения исследования
Целью
настоящей
работы
является
исследование
преимуществ
и
недостатков асинхронных методов построения цифровых схем относительно
синхронных аналогов на основе моделирования типичных функциональных
модулей
построенных
по
синхронному
и
асинхронному
принципам
проектирования цифровых схем.
Для достижения поставленной цели были выполнены следующие этапы:
1 Выбор тестовой схемы, наиболее полно иллюстрирующей разницу в
синхронных и асинхронных подходах к проектированию цифровых устройств.
2 Разработка
синхронного
варианта
выбранной
схемы.
Проверка
корректности функционирования схемы.
3 Разработка на базе синхронного варианта схемы, ее асинхронного аналога.
Проверка корректности функционирования асинхронной схемы.
4 Исследование
максимального
быстродействия
асинхронного
и
синхронного вариантов реализации выбранной схемы для одной задачи.
5 Исследования мощности, потребляемой асинхронным и синхронным
вариантами выбранной схемы для одной задачи.
6 Исследование схем на зависимость от температуры окружающей среды.
7 Исследование схем на зависимость от напряжения питания.
8 Исследование быстродействия синхронного и асинхронного вариантов
схемы при полной загрузке.
2
9 Исследования мощности, потребляемой асинхронным и синхронным
вариантами выбранной схемы при полной загрузке.
В
результате
выполнения
работы
были
получены
сравнительные
характеристики выбранных схем, из которых сделаны выводы о преимуществах и
недостатках
асинхронного
подхода
к
проектированию
цифровых
схем
относительно синхронного.
Методика проведения исследования.
Выполнение настоящей работы проводилось с использованием средств
САПР:
Функциональное моделирование и отладка:

Analog Environment (Cadence).
Исследование характеристик:

Virtuoso Schematic (Cadence).

SpectreVerilog (Cadence).
Библиотека элементов:

gpdk_180.
2 Выбор тестовой схемы.
Критериями выбора схемы для исследования являлись:
1)
Наглядность схемы для выполнения поставленных целей. Схема
должна наиболее наглядно иллюстрировать различия между синхронным и
асинхронным вариантами реализации. Т.к основным отличием реализации является
цепь синхронизации триггеров, то такая схема должна представлять из себя
цепочку элементов памяти (не менее пяти), синхронизация которых и будет
иллюстрировать различные подходы (синхросигнал или специальные асинхронные
методы) к построению цифровых схем.
2)
Типичность
схемы.
Т.к.
целью
настоящей
работы
является
исследование принципов построения цифровых схем, применение которых
3
возможно в различных областях в составе широкого спектра устройств,
необходимо выбрать схему, результаты исследования которой не являлись
заведомо иллюстрацией преимуществ синхронного или асинхронного методов
построения. Такая схема должна обладать комбинационной логикой между
элементами памяти, причем комбинационные элементы не должны быть
однородны, т.е. иметь равные критические пути, тогда разница в быстродействии
между элементами не была бы заметна (исходя из принципов построения
асинхронных схем), и в тоже время не должны сильно отличатся друг от друга (что
привело бы к явному преимуществу асинхронных схем).
Таким образом, в качестве тестовой была выбрана схема синхронизируемого
четырехразрядного последовательно-параллельного сумматора. Входом такой
схемы являются два одноразрядных, один двуразрядный и один трехразрядный
беззнаковый операнд, а выходом их сумма.
Работа схемы разбита на несколько этапов, промежуточные результаты
которых заносятся в элементы памяти, управление которыми осуществляется либо
при помощи синхросигнала (для синхронного варианта реализации схемы), либо
при помощи специальных средств асинхронной схемотехники.
Этапы работы схемы:
1
Сложение однобитных операндов с помощью полусумматора.
2
Сложение результата предыдущей операции с двухбитным операндом
посредством двухразрядного последовательного сумматора
3
Сложение
результата
предыдущей
операции
с
трёххбитным
операндом посредством трехразрядного последовательного сумматора
4
Занесение результатов в выходной регистр
3 Реализация синхронного варианта тестовой схемы
4
На базе алгоритма, приведенного выше, был
реализован синхронный
вариант схемы представленный на рисунке 1.
Рисунок 1 - Структура синхронного варианта схемы сумматора.
Функциональность схемы была проверена в САПР Analog Environment.
Диаграмма работы схемы представлена на рисунке 2.
Примечание - данная схема возможно не является оптимальной реализацией
устройства
выполняющего
функцию
суммы.
Выбор
структуры
производился исключительно с учетом целей настоящей работы.
5
схемы
Рисунок 2 - Диаграмма работы синхронной схемы четырехразрядного
сумматора.
4 Реализация асинхронного варианта тестовой схемы
Асинхронный вариант схемы сумматора отличается от синхронного
реализацией цепей управления. При этом flip-flop триггера заменены на latch, а
комбинационная логика осталась неизменной.
Структура асинхронной схемы
четырехразрядного сумматора приведена на рисунке 3.
6
а
Рисунок 3- Структура асинхронного варианта схемы сумматора (а), схема
элемента CTL (б).
б
Рисунок 4 - схема элемента CTL
Функциональность схемы была проверена в САПР Analog Environment.
Диаграмма работы схемы представлена на рисунке 5.
7
Рисунок 5 Диаграмма работы асинхронной схемы четырехразрядного
сумматора.
5 Исследование быстродействия полученных схем
Исследование полученных схем проводилось c использованием
САПР
Cadence Analog Environment, Virtuoso schematic и др.
Для проведения исследования схемы были представлены с использованием
аналоговых моделей элементов.
5.1 Исследование быстродействия синхронной схемы сумматора
Для
проведения
исследования
были
окружающей среды и моделей транзисторов.
-
Температура
27С;
8
выбраны
типичные
параметры
-
Напряжение питания
3В;
-
Параметры моделей
tm;
Структура тестового модуля представлена на рисунке 6.
Входные тестовые вектора:
Ain
=
1b
Bin
=
0b
Cin
=
11b
Din
=
011b
Выход OUT должен после срабатывания блока иметь значение:
OUT =
1000b
Рисунок 6. - Структура тестового модуля синхронного варианта схемы
сумматора.
Первый шаг эксперимента проводился при указанных параметрах для
частоты тактового генератора равной P
= 950 МГц. (T = 1.05нс). При этом
схема оказалась полностью работоспособной. На
4 такте частоты выход OUT
имеет корректное значение (рисунок 7 ) .
Далее период тактового сигнала уменьшался с шагом 10пс. При этом
крайнее значение частоты, на которой схема на 4 такте
выдает
результат, и будет максимально возможной рабочей частотой схемы.
9
корректный
На
частоты
рисунке 8 приведены диаграммы работы схемы для значений тактовой
987МГц (а) и 988 МГц (б).
Как видно из диаграмм, схема на тактовой частоте 988 МГц (T = 1.012нс)
работает некорректно.
В результате исследования установлено, что максимальная рабочая частота
схемы синхронного сумматора составляет 987 МГц. Минимальное время
срабатывания 1,013 нс.
Рисунок 7 - Диаграмма работы синхронного сумматора для периода тактовой
частоты 1.05нс.
10
а
б
11
Рисунок 8 - Диаграмма работы синхронного сумматора для периода
тактовой частоты 1.012нс(а) и 1.013нс(б).
5.2 Исследование быстродействия асинхронной схемы сумматора
Для проведения исследования были выбраны типичные параметры
окружающей среды и моделей транзисторов.
-
Температура
27С;
-
Напряжение питания
3В;
-
Параметры моделей
tm;
Структура тестового модуля приведена на рисунке 9
Т.к. исследуемая схема является самосинхронной, то время от подачи
всех входных воздействий до получения корректного выходного вектора и
будет минимальным временем работы для данных параметров моделей,
питания и температуры.
Результат исследования представлен на рисунке 10.
12
Рисунок 9 - Структура тестового модуля асинхронного варианта
схемы сумматора.
Рисунок 10 Диаграмма работы асинхронного сумматора.
Таким образом минимальное время работы для схемы асинхронного
сумматора составляет 3.74 нс
Среднее время работы одной ступени Tas = 3.13 / 4 = 0.94 нс.
13
6 Исследование мощности, потребляемой схемами
Для проведения исследования были выбраны типичные параметры
окружающей среды и моделей транзисторов.
-
Температура
27С;
-
Напряжение питания
3В;
-
Параметры моделей
tm;
Тестовый модуль использован такой же, как и для предыдущих
исследований.
Полученная диаграмма потребления тока для синхронного варианта
приведена на рисунке 11, а для асинхронного на рисунке 12.
Рисунок 11 - Диаграмма тока, потребляемого схемой синхронного
сумматора.
14
Рисунок 12 - Диаграмма тока, потребляемого схемой асинхронного
сумматора.
В результате исследования были получены следующие параметры:
Синхронный вариант схемы сумматора:
Пиковый ток Imax = 9.66 мА;
Средний потребляемый ток Iav = 2.47мА;
Асинхронный вариант схемы сумматора:
Пиковый ток Imax = 10.93 мА;
Средний потребляемый ток Iav = 1.126 мкА
Средний потребляемый ток Iav управляющих цепей = 687мкА
Средний потребляемый ток Iav комбинационной логики = 438мкА
15
7
Исследование максимального быстродействия схем при полной загрузке
Для исследования максимального быстродействия схем при полной загрузке
на вход обоих вариантов схем подавался полный набор возможных комбинаций.
При этом, конвейер постепенно полностью заполняется. Конвейер можно считать
полностью заполненным после получения первого результата.
1 Контроль выполнялся автоматически при помощи тестового модуля.
2 Для синхронной схемы частота уменьшалась и была найдена наименьшая,
при которой схема сохраняла свою работоспособность.
3 Для асинхронной схемы следующая комбинация входных воздействий
подавалась, как только снимался флаг ACK предыдущей. Таким образом,
эксперимент был проведен однократно, и полученный результат можно считать
наилучшим для асинхронной схемы.
4 Результаты снимались только на участке полной загрузки, т.е. с момента
получения первого результата и до момента загрузки последней комбинации
данных.
В результате проведения эксперимента были получены следующие
результаты:
Синхронная схема:
1 Максимальная частота работы для синхронной схемы составила F = 987.1
МГц (P = 3.66нс).
2 Минимальное время обработки всех возможных входных воздействий
составило Ds = 133.7 нс.
3 Среднее время выполнения одной операции составило T = 1.013нс.
Асинхронная схема:
1 Минимальное время обработки всех возможных входных воздействий
составило Das = 169.1 нс.
2 Время выполнения одной операции для асинхронной схемы Tas = 1.28нс.
Таким образом, асинхронная схема получилась медленнее синхронной.
Такой результат возможен из-за довольно большой задержки на элементах
16
Мюллера, т.к. в нашем случае задержка двух элементов Мюллера получилась
больше задержки самой длинной комбинационной цепи.
8 Исследование потребляемой мощности при полной загрузке
Для исследования максимального быстродействия схем при полной загрузке
на вход обоих вариантов схем подавался полный набор возможных комбинаций
для максимально возможной частоты работы синхронной схемы.
Результаты снимались только на участке полной загрузки, т.е. с момента
получения первого результата и до момента загрузки последней комбинации
данных.
Эксперимент показал некоторое преимущество синхронной схемы:
1 Среднее потребление синхронной схемы Ic =
3.572мА;
2 Среднее потребление асинхронной схемы Ias = 6.02 мА;
Диаграммы потребления тока представлены на рисунке 4.20.
17
Рисунок 5.20 - Диаграмма потребления тока для синхронной схемы в режиме полной загрузки.
18
(б)
Рисунок 5.21 - Диаграмма потребления тока для асинхронной схемы в режиме полной загрузки.
19
9 Анализ полученных результатов
Комбинационные части исследованных схем одинаковы для всех схем, и
состоят из 3 частей, разделенных элементами памяти.
При этом критические пути для комбинационных частей состоят из:
4 сумматоров, 1 полусумматора, в последней части схемы логика отсутствует.
При этом:
Задержка элемента НЕ:
D inv =
0.08нс;
Задержка элемента 2И:
D and2
=
0.12нс;
Задержка элемента 2ИЛИ:
D or2 =
0.13нс;
Задержка элемента исключающее ИЛИ:
D xor2
=
Задержка полусумматора:
Dha
=
Dxor2
=
2*Dha+Dor2 =
0.26нс;
=
0.26;
Задержка сумматора:
Da
0.26*2+0.22=0.51нс;
Задержка управляющего элемента:
Dctl
=
0.9 нс;
Теоретический расчет задержек исследованных схем:
Синхронная схема:
Для синхронной схемы минимальная задержка на выполнение одной операции
соответствует сумме максимального критического пути (т.е. полному сумматору),
времени задержки триггера и времени его установки, с учетом колебания параметров
среды.
Итак Dst = 0.51 + 0.5 + 0.2 = 1.21 нс.
Что, в пределах допустимой погрешности, соответствует экспериментальному
значению.
Асинхронная схема с реальной моделью управляющего элемента:
Задержка управляющих цепей для этой схемы на одном наборе составляет
Dcontrol = Dctl +Dctl + Dinv + Dctl +Dctl + Dinv = 0.9 * 4 + 0.08* 2 = 3.76 нс.
20
Полученная
комбинационной
задержка
части
гораздо
схемы,
больше,
следовательно,
чем
задержка
самой
быстродействие
всей
длинной
схемы
определяется задержкой ее управляющей части.
Таким образом, Dast = Dcontrol = 3.76 нс.
Что, в пределах допустимой погрешности, соответствует экспериментальному
значению.
Выводы
В результате проведенных исследований определены значения основных
характеристик для синхронного и асинхронного вариантов схемы сумматора
Выяснено, что для использования схем с неполной загрузкой, асинхронный вариант
схемы либо выигрывает у синхронного, либо имеет схожие характеристики.
В то же время, в крайних режимах работы
были выявлены некоторые
недостатки асинхронных схем.
Кроме того, внедрение асинхронных принципов построения ИС несет с собой
ряд трудностей: это и
создание новых систем синтеза и проблемы тестирования
асинхронных кристаллов и т.д..
21