TDA4856 - INF - jgvieira

Visualização do documento
TDA4856.doc
(172 KB) Baixar
Разделитель синхронизации
Горизонтали ОПИСАНИЯ ФУНКЦИОНИРОВАНИЯ и коррекция полярности
HSYNC (скрепляют 15) - вход для сигналов синхронизации строк, которые могут
быть Соединенные постоянный током сигналы ТРАНЗИСТОРНОТРАНЗИСТОРНОЙ ЛОГИКИ (горизонтальная или составная синхронизация) и
Соединенные переменный током спадающие телевизионные синхросигналы.
Телевизионные синхронизации заглушены к 1.28 V, и •, разрезаемый на части в
1.4 V. Это приводит к установленному абсолютному уровню разрезаний на части
120 mV связанный с вершиной синхронизации.
Для Соединенной постоянный током ТРАНЗИСТОРНО-ТРАНЗИСТОРНОЙ
ЛОГИКИ сообщает о входе, зажимающем ток, ограничен. Уровень разрезаний на
части для сигналов ТРАНЗИСТОРНО-ТРАНЗИСТОРНОЙ ЛОГИКИ 1.4 V.
Отделенный синхросигнал (или видео или ТРАНЗИСТОРНО-ТРАНЗИСТОРНАЯ
ЛОГИКА) объединен на внутреннем конденсаторе, чтобы обнаруживать и
нормализовать полярность синхронизации.
Нормированные горизонтальные синхроимпульсы используются как входной
сигналы для вертикального интегратора синхронизации, PLL1 фазового детектора
и (equency-блокированный цикл.
Вертикальный интегратор синхронизации
Нормированные полные сигналы синхронизации от HSYNC объединены на
внутреннем конденсаторе, чтобы извлечь вертикальные синхроимпульсы. Время
интегрирования зависит от горизонтального тока опорного сигнала генератора в
HREF
( Скрепить 28). Выход интегратора прямо вызывает вертикальный генератор.
Вертикальный лущильный станок синхронизации и коррекция полярности
Вертикальные синхросигналы (ТРАНЗИСТОРНО-ТРАНЗИСТОРНАЯ ЛОГИКА)
применили к VSYNC (скреплять 14) разрезаются на части в 1.4 V., выходной
сигнал лущильного станка синхронизации объединен на внутреннем
конденсаторе, чтобы обнаруживать и нормализовать полярность синхронизации.
Выходные сигналы вертикального интегратора синхронизации и синхронизации
normalizer - disjuncted прежде, чем они подаются к вертикальному генератору.
Видео, зажим& / вертикал& запирающий генератор
Видео, зажим& / вертикал& сигнал гашения в CLBL (скрепляет 16) двухуровневый sandcastle импульс, который является особенно соответствующим
для телевизионных ИС типа TDA488X семейства, но также и для прямых
прикладных программ в стадиях выходного видеосигнала.
Верхний уровень - видео, заглушающее импульс, который запущен
горизонтальным синхроимпульсом. Через I2C-bus или явление опережения или
задняя кромка может быть выбрано ФИКСАТОРОМ служебного бита установки.
Ширина видео, заглушающего импульс определена внутренним монопровалом.
Низший уровень sandcastle импульса - вертикальный гасящий импульс, который
получен прямо из внутренней формы волны генератора. Это начато вертикальной
синхронизацией и остановлено с началом вертикальной развертки. Это приводит
к оптимальному вертикальному перекрытию. Через I2C-bus два различных
вертикальных времени гашения доступны служебным битом VBLK.
Перекрытие будет инициировано непрерывно, если одно из следующих
условий(состояний) истинно:
Плавное включение горизонтали и B + диск (напряжение в HPLL2 (скрепляет 30)
опущенный внешним образом или lI2-bus)
PLL1 разъединен, в то время как блокированный частотой цикл находится в
режиме поиска
Никакие импульсы обратного хода строчной развертки в HPLB (штырек) 1
Рентгеновское предохранение инициированный
Напряжение питания в Vcc (скрепляет 10) низок (см. Рис. 24).
Через I2C-bus горизонталь разъединяют перекрытие, может быть выключен через
служебный бит BLKOIS в то время как вертикальные остатки перекрытия.
Блокированный частотой цикл
Блокированный частотой цикл может блокировать горизонтальный генератор по
широкому диапазону частот. Это достигнуто объединенным исследованием и
операцией PLL. Диапазон частот предварительно устанавливается двумя
внешними резисторами и.
Рекомендуемое максимальное отношение(коэффициент)
FUNCTIONAL DESCRIPTION Horizontal sync separator and polarity correction
HSYNC (pin 15) is the input for horizontal synchronization signals, which can be DCcoupled TTL signals (horizontal or composite sync) and AC-coupled negative-going
video sync signals. Video syncs are damped to 1.28 V and • sliced at 1.4 V. This results
in a fixed absolute slicing level of 120 mV related to sync top.
For DC-coupled TTL signals the input clamping current is limited. The slicing level for
TTL signals is 1.4 V.
The separated sync signal (either video or TTL) is integrated on an internal capacitor to
detect and normalize the sync polarity.
Normalized horizontal sync pulses are used as input signals for the vertical sync
integrator, the PLL1 phase detector and the (requency-locked loop.
Vertical sync integrator
Normalized composite sync signals from HSYNC are integrated on an internal capacitor
in order to extract vertical sync pulses. The integration time is dependent on the
horizontal oscillator reference current at HREF
(pin 28). The integrator output directly triggers the vertical oscillator.
Vertical sync slicer and polarity correction
Vertical sync signals (TTL) applied to VSYNC (pin 14) are sliced at 1.4 V. The output
signal of the sync slicer is integrated on an internal capacitor to detect and normalize
the sync polarity. The output signals of vertical sync integrator and sync normalizer are
disjuncted before they are fed to the vertical oscillator.
Video clamping/vertical blanking generator
The video clamping/vertical blanking signal at CLBL (pin 16) is a two-level sandcastle
pulse which is especially suitable for video ICs such as the TDA488x family, but also for
direct applications in video output stages.
The upper level is the video damping pulse, which is triggered by the horizontal sync
pulse. Via I2C-bus either the leading or trailing edge can be selected by setting control
bit CLAMP. The width of the video damping pulse is determined by an internal
monoflop.
The lower level of the sandcastle pulse is the vertical blanking pulse, which is derived
directly from the internal oscillator waveform. It is started by the vertical sync and
stopped with the start of the vertical scan. This results in optimum vertical blanking. Via
I2C-bus two different vertical blanking times are accessible by control bit VBLK.
Blanking will be activated continuously, if one of the following conditions is true:
Soft start of horizontal and B+ drive (voltage at HPLL2 (pin 30) pulled down externally
or by lI2-bus)
PLL1 is unlocked while frequency-locked loop is in search mode
No horizontal flyback pulses at HPLB (pin 1)
X-ray protection is activated
Supply voltage at Vcc (pin 10) is low (see Fig.24).
Via I2C-bus horizontal unlock blanking can be switched off via control bit BLKOIS while
vertical blanking remains.
Frequency-locked loop
The frequency-locked loop can lock the horizontal oscillator over a wide frequency
range. This is achieved by a combined search and PLL operation. The frequency range
is preset by two external resistors and the .
recommended maximum ratio is
Arquivo da conta:
jgvieira
Outros arquivos desta pasta:

1381XD.jpg (44 KB)
4856.rtf (60 KB)
 CPU.doc (104 KB)
 CPU.jpg (85 KB)
 D1642-.doc (58 KB)

Outros arquivos desta conta:
Relatar se os regulamentos foram violados








Página inicial
Contacta-nos
Ajuda
Opções
Termos e condições
Política de privacidade
Reportar abuso
Copyright © 2012 Minhateca.com.br