Ключевые преобразователи напряжения. Прямоугольные и

1
Модуляция. Виды модуляции: амплитудная, частотная, фазовая. Достоинства,
недостатки. Импульсные виды модуляции: амплитудно-импульсная (АИМ), кодоимпульсная (КИМ), широтно-импульсная (ШИМ), фазо-импульсная (ФИМ).
Области применения. Структурная схема импульсного блока питания.
Модуляция – изменение одного из параметров сигнала несущей частоты по закону
модулирующего сигнала (смещение сигнала в другой частотный диапазон). Изменяемые
параметры:
 Амплитуда (амплитудная модуляция)
 частота и фаза (частотная и фазовая модуляция)
 относительная ширина импульса.
Амплитудная модуляция
Осуществляется путем изменения одного или нескольких напряжений на электродах
модулирующих приборов, в результате чего амплитуда высокочастотных колебаний
изменяется по закону передаваемого смыслового сигнала.
U (t )  U H (1  m cos t ) cos t 
U H cos t 

UH
m cos(  )t 
2
UH
m cos(  )t
2
U (t )  U 0 (U ) - модулирующий сигнал
U
– глубина модуляции
UH
U H – амплитуда колебаний в режиме молчания
U  – максимальное приращение амплитуды
колебаний при модуляции ( полезный сигнал,
который нужно передать)
где m 
U
4,5
4,5
f, кГц
ω-Ω
ω
ω+Ω
   ( 10)
9 кГц (АМ)
Если разложить сигнал в спектр:
(SSB - мощность уменьшится в 16 раз )
2
Амплитудная модуляция применяется на длинных
(ДВ), средних (СВ) и коротких волнах (КВ).
Расстояние между станциями 9 кГц. Чем уже полоса
занимаемых частот, тем легче при одинаковой
мощности передатчика обеспечить дальность или во
столько же раз уменьшить шумы.
Достоинство:

узкая полоса занимаемых частот (у нас принято
9кГц).
Недостаток:

низкая помехозащищенность из-за того, что
полезная информация зашифрована в изменение амплитуды
сигнала, а внешние помехи также влияют на амплитуду сигнала
и их прниципиально нельзя разъединить.
Схема простейшего демодулятора.
Конденсатор пропускает только низкие частоты. На резисторе имеем демодулированный
сигнал.
Достоинства: узкая полоса занимаемых частот, простота модуляции и демодуляции.
Недостатки: высокая подверженность промышленным и атмосферным помехам, т.к.
информация зашифрована в амплитуде сигнала, а помехи в первую очередь влияют на
амплитуду.
Однополосная модуляция
При однополосной модуляции используется передача только одной боковой полосы;
несущая и вторая боковая полосы подавляются. Использование однополосной модуляции
позволяет размещать в отведенном диапазоне удвоенное количество каналов связи и, в
результате, получить общий теоретический выигрыш мощности радиопередатчика в 16
раз (практически в 10 раз). Используется для специальных видов связи SSB. При
однополосной модуляции передается только часть сигнала.
Частотная и фазовая модуляция
i  I m sin(0t   sin t )



n 
i  I m  n J n (  )sin(0  n)t
𝛥
где β – индекс модуляции β=

0 – амплитуда, несущая индекс модуляции β
𝛥- девиация (отклонение частоты)
- частота модуляции
J n (  ) – функция Бесселя 1-го рода n-порядка от индекса модуляции.
n- номер гармоники
3
U
Для составляющих с энергией < 3% от энергии несущей в практический спектр войдут
члены с n ≤ β.
ω
Если β≤1 –– модуляция узкополосная, в практический спектр, кроме
несущей, входят только 2 боковые гармоники и он имеет ту
же ширину, что и спектр амплитудно-модулированных
ω-Ω
ω+Ω
колебаний.
ω-2Ω
ω+2Ω
Если β>1 –– модуляция широкополосная (
спектр определяется 𝛥).
f
Достоинства: высокая защищенность от
помех при воздействии атмосферных и
промышленных помех.
Недостатки: относительно широкая полоса занимаемых частот (≥150 кГц),
относительная сложность модуляции и демодуляции.
Применение:
Из-за большой помехоустойчивости линии связи основное применение имеет ЧМ.
ФМ используется как промежуточный вид для получения частотной, т. н. косвенные
методы ЧМ.
Импульсная модуляция
В зависимости от того, какой из параметров импульсной последовательности изменяется в
процессе модуляции, различают виды модуляции:
 Амплитудно-импульсная –– АИМ
 Широтно- импульсная –– ШИМ
 Фазоимпульсная –– ФИМ
 Частотно-импульсная –– ЧИМ
 Кодоимпульсная –– КИМ
Модуляция импульсов по фазе состоит в изменении временного положения импульсов
относительно опорных или тактовых точек и получается путем дифференцирования
ШИМ.
4
Применение: наиболее часто импульсная модуляция используется в многоканальной
радиосвязи и телеметрии. ШИМ используется в импульсных стабилизаторах и
преобразователях напряжения, в схемах управления электродвигателем.
Структурная схема импульсного блока питания
C1, C2, C14, C3, L1, L2 –– помехозаграждающий фильтр.
R1–– варистор для защиты от перенапряжения.
R2–– терморезистор с положительным ТКС для ограничения тока заряда C4 с целью
защиты диодного моста.
С5 –– для фильтрации высокочастотных импульсов от С4.
VD1, R3, C6 –– защитная цепь.
VD2 –– стабилитрон.
VD3 может быть встроен в полевом транзисторе VT.
R4 –– датчик тока для защиты от к.з.
DA4-DA6 –– трехвыводные стабилизаторы напряжения.
С11-С12 –– для устранения возможности самовозбуждения.
DA3 –– предназначен для регулирования нарастания выходного напряжения.
5
Ключевые преобразователи напряжения. Прямоугольные и резонансные.
Однотактные и двухтактные. С прямым и обратным включением диода.
Мостовые, полумостовые, со средней точкой. С независимым и самовозбуждением.
Транзисторные и тиристорные. Особенности использования и области
применения.
В зависимости от вида возбуждения преобразователи напряжения (ПН) делятся
 Зависимые Достоинства: простота изготовления Недостатки: частота зависит от
параметров трансформатора, сложность ее регулирования; с увеличением мощности,
отдаваемой в нагрузку, частота и максимальная выходная мощность падают.
 Независимые (самовозбуждение) Достоинства: можно произвольно задавать частоту и
паузу между импульсами для двухтактного режима (для исключения сквозных токов)
Недостаток: сложность.
В зависимости от связи с нагрузкой (по наличию/ отсутствию трансформатора):
 трансформаторные
 бестрансформаторные Достоинства: отсутствие трудноизготавливаемых, дорогостоящих,
подверженных электромагнитным помехам составляющие. Недостатки: низкий КПД и
малая отдаваемая мощность.
В зависимости от схемотехники:
 одноконтактные (потребляют энергию определенное количество воемени, затем
передают)
 2хконтактные (постоянно потребляют)
В зависимости от формы сигнала:
 прямоугольной формы
 синусоидальной (резонансные)Бестрансформаторные ПН используются при малых
мощностях (10-100мВт и частоте 50-100 кГц), т.к. имеют низкий кпд и не обеспечивают
гальванической развязки силовой цепи и нагрузки.
нагрузки.
ПН
Прямоуг.
Однотактн.
Двухтактн.
ОПНО
ДМ
ОПНП
ДПМ
ССТ
ОЭ
ОК
ОБ
ОПНО – однотактный преобразователь
напряжения с обратным включением
Резонансн.
диода
ОПНП – однотактный
преобразователь напряжения с
Однотактн.
Двухтактн.
прямым включением диода
ДМ – двухтактная мостовая
ПНН
ПНН
ДПМ – двухтактная
полумостовая
ПНТ
ПНТ
ССТ – со средней точкой
ПНН – преобразователь напряжения с
переключением при U=0
ПНТ – преобразователь напряжения с
Комбинир
.
переключением при I=0
6
Ключевые преобразователи отличаются от ключевых переключателей тем, что в
преобразователях не предусмотрены цепи стабилизации напряжения.
Мультивибраторы на транзисторах (генератор прямоугольных колебаний)
Безтрансформаторный 2-хтактныйс независимым возбуждением.
VT1 и VT2 образуют мультивибраторы на транзисторах. VT1 VT2 охвачены
перекрестными ПОС.VT2 одновременно выполняет роль фазоинвертора для 2-хтактного
УМ усилителем мощности) на VT3,VT4. Схема выпрямления на VD1, VD2 позволяет
получать как положительные, так и отрицательные напряжения в зависимости от схемы
соединения. Бестрансформаторный ПН может быть реализован на основе любого
мультивибратора с соответствующей схемой выпрямления либо умножением напряжения.
VD1,VD2, С3, С4 – выпрямитель с удвоением, при чём, если соединены точки АВ, СС,
ВА, то на выходе будет положительное напряжение, а если АА, СС, ВВ – отрицательное.
Одноконтактный трансформаторный с ПН (блокинг-генератор)
Транзистор охвачен ПОС (трансформаторной): при
включении питания через Rсмещ в базу
транзистора поступает ток, который усиливается и
вызывает изменение напряжения на 𝑘 . Обмотки
включены так, что при этом напряжении на б
также увеличивается и еще больше открывают VT.
В результате этого лавинообразного процесса VT
полностью открывается. Величина тока через него ограничивается либо током базы
𝐼𝑘 =𝑛21 𝐼б (преобразователях с насыщающимся трансформатором либо током насыщения
7
𝑑𝐼
ферромагнитного сердечника трансформатора либо дросселя). При этом E=-L
𝑑𝑡
уменьшается и полностью меняет свою полярность, что вызывает соответствующее
лавинообразное запирание транзистора.
Используется:
В маломощных преобразователях напряжения (1-10 Вт) (т.к. низкий КПД).
Недостатки схем с самовозбуждением:
-частота генерации невысока (кГц), и определяется параметрами трансформатора, при
увеличении потребляемого тока частота уменьшается, следовательно уменьшается и
максимальная отдаваемая мощность.
- существует усложнение схемы, при необходимости исключения сквозных токов в 2хтактных схемах.
Трансформаторные двухтактные ПН
Двухтактный ПН с самовозбуждением охваченный трансформаторной положительной ОС
При включении питания VT1 приоткрывается, через его половину коллекторной обмотки
начинает протекать ток, индуцирующий в его базовой обмотке отпирающее VT1
напряжение. Возникший лавинообразный процесс полностью отпирает VT1, VT2 при
этом заперт напряжением на его базовой обмотке. По мере насыщения сердечника,
индукция в нем перестает нарастать, что вызывает изменение полярности напряжения на
базовой обмотке VT2, который теперь отпирается и запирает VT1. Диоды для защиты
эмиторных переходов, конденсаторы ускоряют переключение.
Частота переключения определяется главным образом параметрами трансформатора. При
уменьшении сопротивления нагрузки, а значит, при увеличении потребляемой мощности
частота уменьшается, что в свою очередь приводит к уменьшению выходной мощности
(это недостаток).
Недостаток: в схеме с ОЭ нельзя транзисторы разместить на один радиптор.
8
Преобразователи с независимым возбуждением
Двухтактный преобразователь со
средней точкой.
VD3 предназначен для обеспечения
цепи разряда энергии дросселя через
нагрузку.
VD1,VD2 диоды Шоттки (нет
диффузионной ёмкости,
высокомощные)
Недостатки: 1.габаритные мощности
трансформатора, 2.возмодно
подмагничивание сердечника.
С целью исключения сквозных токов схем управления осуществляет задержку подачи
отпирающего импульса на VT1 после подачи запирающего на VT2 и наоборот. Эта
задержка может регулироваться в схеме управления в зависимости от времени включения
используемых транзисторов. В высокочастотных преобразователях оказывается
эффективным использование сглаженных дросселей, которые по критерию «ценакачество» могут превосходить конденсаторы, но из-за наличия вышеупомянутой
задержки VD1 и VD2 могут оказаться запертыми одновременно, что приведет к режиму
прерывистых токов L и к многократному возрастанию напряжения на ней. Этот
недостаток позволяет устранить VD3, создающий путь разряда энергии для L.
С целью исключения сквозных токов схем управления осуществляет задержку подачи
отпирающего импульса на VT1 после подачи запирающего на VT2 и наоборот. Эта
задержка может регулироваться в схеме управления в зависимости от времени включения
используемых транзисторов. В высокочастотных преобразователях оказывается
эффективным использование сглаженных дросселей, которые по критерию «ценакачество» могут превосходить конденсаторы, но из-за наличия вышеупомянутой
задержки VD1 и VD2 могут оказаться запертыми одновременно, что приведет к режиму
прерывистых токов L и к многократному возрастанию напряжения на ней. Этот
недостаток позволяет устранить VD3, создающий путь разряда энергии для L.
2-хтактная схема с самовозбуждением:
VD1 и VD2 защищают эмиттерные
переходы высокочастотных
транзисторов при пробоях при
обратных полярных напряжениях.
Сб1 и Сб2 уменьшаются во время
переключения транзисторов и КПД
увеличивается. 𝑅см нужно только для запуска.
Мостовая схема
9
Когда открыты VT1 и VT4 (VT2, VT3 –
закрыты) ток протекает по цепи (+Uп) – VT1 –
1 – 2 – VT4 – (-Uп).
При открытых VT3, VT2 (VT1, VT4 –
закрыты) ток протекает по цепи (+Uп) – VT3 –
2 – 1 –VT2 – (-Uп).
Перемагничивание сердечника
осуществляется по полной петле гистерезиса.
Достоинства: двойной размах и на первичной
обмотке (2Uп), лучшее перемагничивание трансформатора, т.к. и в прямом, и в обратном
направлении работает одна обмотка.
Недостатки: большое количество транзисторов, а значит, и падение напряжения на них;
усложнённая схема управления.
Полумостовая схема
1) (+Uп) – VT1 – 1 – 2 – С2 –
(-Uп).
2) (+Uп) – С1 – 2 – 1 –VT2 – (-Uп).
Достоинства: наличие конденсаторов, которые
не пропускают постоянную составляющую; нет
подмагничивания сердечника.
Недостатки: наличие сквозных токов, когда два
транзистор открылся, а первый ещё не закрылся.
В двухтактных схемах с целью исключения прерывистых токов с одной стороны и
сквозных токов с другой необходимо точно отслеживать момент запирания одного из
транзисторов для отпирания другого, сто существенно усложняет схему управления. С
целью устранения этих недостатков были разработаны однотактные схемы с прямым и
обратным включением диодов, которые получили широкое распространение в
импульсных блоках питания.
Однотактные преобразователи с независимым возбуджением
Однотактный преобразователь с прямым включением диода (ОПНП)
p-n -размагничивание
При включении VT на время
импульса ток поступает в
нагрузку и заряжает СФ,
одновременно начинается
накопление энергии в LФ.
После запирания VT
10
накопленная энергия передается в нагрузку через открывающийся диод VD2. Т.к. TV
работает в режиме однополярного намагничивания, то для его размагничивания служит
размагничивающая обмотка Wрм и VDрм. Известны схемы ОПНП, в которых
перемагничивание магнитопровода трансформатора, в которых подключение
размагниченной обмотки к источнику напряжения обратной полярности , что позволяет в
2 раза увеличить ΔВ и улучшить массогабаритные характеристики.
WK пытаясь поддержать неизменный ток, изменяет полярность на своих выводах.
Одновременно изменяется это полярность на WH и WP. VD1 запирается, а VD2 отпирается
инвертированным напряжением на LФ, которое также проинвертировала напряжение с
целью поддержки неизменности тока.
Напряжение по WP отпирает VD и создает путь разряда энергии ТР с целью возврата
рабочей точки в нуль петли гистерезиса.
Однотактный преобразователь с обратным включением диода (ОПНО)
Когда VT открыт, VD – закрыт и энергия
накапливается в индуктивности первичной обмотки
w1. Ток нарастает линейно по закону, определяемому
значением L1 (w1). А неизменность напряжения Uн
поддерживается Сф. После запирания VT, полярность
напряжения на w2 изменится, и накопленная в L
энергия поступает через VD в нагрузку и заряжает
Сф.
Достоинство схемы:
 отсутсвует необходимость при защите транзистора при кз нагрузки, т.к. энергия нагрузки
поступает при запертом VTот индуктивности трансформатора, который выполняет также
роль LФ.
Недостаток:
 использование габаритной мощности трансформатора меньше, чем даже у ОПНП (из-за
того, что энергия первичной обмотки поступает во вторичную только во время запертого
состояния транзистора).
Достоинство двухтактных преобразователей
 более высокая выходная мощность при тех же транзисторах и габартных
трансформаторах за счет использовании полной петли гистерезиса и поочердного
включение транзисторов.
Недостатки:
 необходимость применения специальных мер по защите силовых элементов от сквозных
токов
 большое количество, а значит стоимость и габариты, силовых элементов.
11
Сравнительный анализ схем преобразователей и область их применения
Двухтактные ПН
ССТ
nI n
I
2
ДМ
nI n
2
Однотактные ПН
ДПМ
nI n
2
ОПНП
ОПНО
nI n
2nI n
n- коэффициент трансформации
при этом следует отметить, что полумостовой ДПН имеет как и ОПНН в 2
к max больший ток Iкм, так как для него n в 2 раза больше, чем для схем со сред
точкой и мостовой, из-за того, что напряжение, прикладываемое к первич
обмотке = Uпит/2. Минимальным U на запертом транзисторе характеризуе
полумостовая ДПН.
2Uп
U к max
Uп
Uп
2Uп
(1.3-1.8)Uп
При этом следует учитывать, что вследствие большей индуктивности
рассеяния первичной обмотки ОПНО и большей амплитуды импульса то
Iкм, Uкм имеет большую амплитуду, чем в схемах ДПН и ОПНП.
Cф
(количество
индуктивных
min
min
min
middle
max
2
2
2
2
1
элементов)
VT+VD
2(VT )  3(VD4() VT )  3(VD) 2(VT )  3(VD) 1(VT )  1(VD) 1(VT )  2(VD)
Габариты
Трансформаторов
V(TVC)
min
min
min
middle
max
1)
Наилучшим использованием трансформатора по току обладают схемы ДПН. При
скважности фильтра ≈2 и достаточно большой индуктивности фильтра имеем
nI
I к max  n . n – коэффициент трансформации.
2
2)
Максимальное напряжение на запертом транзисторе U к max .
C ô – минимальной емкостью обладают все схемы ДПН.
3)
Количество индуктивных элементов минимально в ОПНО.
Минимальное количество силовых ПП элементов в ОПНО (1VT и 1VD ) и ОПНП (1VT и
2VD); в ДПН ( ССТ и ДПМ – 2VT и 3VD; в ДМ – 4VT и 3VD).
Габариты трансформаторов минимальны в ДПН, в которых происходит разнополярное
симметричное перемагничивание. К ним приближается ОПНП с принудительным
перемагничиванием от источника обратной полярности.
12
Для ДПН и ОПН используются разные магнитные материалы, т.к. ОПН работают с
постоянным подмагничиванием.
График областей предпочтительного применения:
Еп, В 1000
Двухтактные преобразователи обеспечивают
перемагничивание сердечника по всей петле
гистерезиса, что обуславливает наиболее
100
полное использование данного сердечника.
Однако при повышении его рабочей частоты
с целью дальнейшего уменьшения объема
или
10
сердечника либо передаваемой им мощности
на первый план выступают потери из-за
ОПНП
сквозных токов, которые также уменьшают
надежность устройств. Однотактные
1
10
100
1000 10000 Р,Вт
преобразователи напряжения требуют
больших габаритов сердечника для
данных частоты и мощности, но в них не возникают сквозные токи.
Резонансные преобразователи
ПНТ: переключаются при нулевом токе
напряжении
ДПН
ДПН или ОПНП
ОПНО
ПНН: переключаются при нулевом
Пример резонансного ПН
Достоинства резонансных преобразователей:

невысокая скорость нарастания
напряжения на силовом VT, что позволяет
работать на более высоких частотах

меньшая амплитуда высших
гармоник, что уменьшает создаваемые радиопомехи
13
Недостатки:
 сложность схем управления и трудность стабилизации выходного напряжения при
изменяющемся сопротивлении нагрузки.
Тиристорные преобразователи
Допустим, в первый момент времени СУ подает
управляющий импульс на VS. Он открывается,
вызывая протекание тока через обмотку TVs, а
конденсатор заряжается в указанной полярности.
Из-за неодинаковых тиристоров один из них
открыт, другой закрыт. Например, VS1 – открыт,
VS2 – закрыт, значит напряжение высокое в т.А .
В следующий момент СУ отпирает VS2 и Uc прикладывается к VS1 и запирает его (в том
случае, если емкость конденсатора достаточно велика, и ток разряда может превысить
анодный ток VS1, поступающий от источника питания ). При запертом VS1, конденсатор
перезаряжается в указанной снизу полярности, что позволяет, при поступлении от СУ
импульса на VS1, запереть VS2.
С заряжается в указанной полярности до UC=2Uпит.
Используется редко из-за невысоко быстродействия тиристоров, а значит невозможности
применения малогабаритных трансформаторах.
Используются в сверхмощных преобразователях напряжения.
Недостаток: невысокая частота и КПД, большие относительные габариты и масса TVS,
из-за низкой допустимой скорости переключения тиристоров (единицы кГц).
Достоинства: огромная коммутируемая мощность (МВт).
14
Элементарная база цифровых микросхем. Логические элементы И, ИЛИ,
НЕ на диодах, биполярных и полевых транзисторах. Базовые логические
элементы диодно-транзисторной, транзисторно-транзисторной, эмиттерносвязанной логики. Логические элементы на однотипных и
комплементарных МДП-транзисторах. Логические элементы с тремя
выходными состояниями. Микросхемы с открытым коллектором.
Совместное применение микросхем разных серий.
Схемотехника простейших логических элементов.
1. Элемент НЕ. В общем случае представляет транзисторный ключ на полевом
или биполярном транзисторе.
1. Элемент ИЛИ. В простейшем случае реализуется на полупроводниковых
диодах. Необходимым условием для работы является: 1) Uвх1 > Uип; 2) R
>>Ri.пр.
2. Схема И. Элементы И-НЕ и ИЛИ-НЕ реализуются подключением на выход
диодной матрицы транзисторного инвертора. R >> Rпр.
3. Исключающее ИЛИ.
15
База каждого из входных транзисторов VT1, VT2 соединена с эмиттером
другого транзистора.
На транзисторе VT3 собран инвертор, или транзисторный ключ.
Характеристики и параметры цифровых ИМС.
К характеристикам цифровых ИМС относятся:
 Входные характеристики – это зависимость входного тока Iвх ИМС от
величины входного напряжения. Iвх = f (Uвх).

Кривая 1 – для ИМС, у которых входной ток
максимален при логическом нуле на входе.
Кривая 2 – это характеристика ИМС, у которых
входной ток максимален при логической единице на входе.
Передаточные характеристики. Это зависимость
выходного напряжения ИМС от входного.
Кривая 1 – для ИМС с инверсией.
Кривая 2 – для ИМС без инверсии.
Параметры ИМС.
Параметры ИМС подразделяются на две группы
– статические и динамические.
1. Статические параметры характеризуют работу
ИМС при статических 0 или 1 на входе и выходе.
К статическим параметрам относятся:
1. Напряжение источника питания Uип.
2. Входные и выходные напряжения логического нуля и логической единицы:
Uвх0, Uвх1, Uвых0, Uвых1.
3. Входные и выходные токи логического нуля и логической единицы: Iвх0,
Iвх1, Iвых0,
Iвых1.
4. Коэффициент разветвления показывает количество входов микросхем
нагрузок, кото
рые можно подключить к данной микросхеме без потери её работоспособности
(характеризует нагрузочную способность ИМС): Кр.
16
5. Коэффициент объединения по входу Коб показывает, количество входов
микросхемы,
по которым реализуется выполняемая ею функция.
6. Напряжение статической помехи – это максимально допустимое статическое
напряжение на входе, при котором микросхема не теряет свой работоспособности.
Характеризует помехоустойчивость ИМС. Обозначение: Uст.п.
7.Средняя потребляемая мощность от источника питания Pпот.ср.
2. Динамические характеристики. Они характеризуют работу ИМС в момент
переключения из нуля в
единицу или из единицы в
ноль.
1. Время переключения из
логического нуля в логическую
единицу t 01 – это время, за
которое напряжение на входе
или выходе возрастает от 0,1 до
0,9 уровня логической
единицы.
2. Время переключения из
логической единицы в
логический ноль t 10
3. Время задержки
распространения сигнала при
переключении из нуля в единицу. Обозначение: t 01 зад.
4. Время задержки распространения сигнала при переключении из логической
единицы в
логический ноль. Обозначение: t 10 зад.
5. Среднее время задержки распространения сигнала, характеризует
быстродействие
ИМС. Обозначение: tзад.ср.
Эволюция цифровой логики:
1) РТЛ – резисторно-транзисторная логика.
2) ДТЛ – диодно-транзисторная логика.
3) ТТЛ –транзисторно-транзисторная логика.
17
Элемент три «И-НЕ» на ДТЛ.
Диоднотранзисторная
логика (ДТЛ)—одна
из
первых
разработок
цифровых
микросхем
на
биполярных транзисторах, сохранившая некоторое значение до
настоящего времени.. Схема простого логического элемента ДТЛ по казана на рис. 4-1. Транзисторы VT’ и VT" представляют собой выходные
ступени предшествующих каскадов (подобно VT1 в данном каскаде).
Диоды VI) 1 и VD2 и резистор R 3 образуют входную логическую схему,
выполняющую в положительной логике операцию И, диод VD3 —
смещающий (буферный), транзистор VTI с резистором R 3 служит
усилителем-инвертором. В некоторых типах микросхем с целью
повышения помехоустойчивости ставят не один, а два буферных диода,
включенных последовательно.
На схеме показаны два входа х1 и x2. Увеличение числа входов
(расширение по И) достигается добавлением диодов, аноды которых
подключают к входу EX. В этом состоит одно из достоинств ДТЛ-схем.
Когда транзисторы VT' и VT" заперты, на всех входах существуют
напряжения, близкие к напряжению источника питания (состояние
логической 1 ) ; диоды VD1 и VD2 смещены в обратном направлении, и по
ним протекают только токи утечки (единицы микроампер). От источника
питания через R1 и диод VD, в цепи базы транзистора VT1 протекает ток,
обеспечивающий его насыщение. Низкий уровень напряжения на
коллекторе соответствует выходному состоянию логического нуля U0вых .
Если на одном или обоих входах возникнет состояние логического 0, т.е.
входной диод окажется замкнут на общую шину (через выходной
транзистор предыдущего каскада или непосредственно), то через этот
диод и резистор R 1 потечет ток и потенциал в точке А упадет до уровня
прямого падения напряжения иа диоде и на коллекторе входного
транзистора. Это напряжение _(0,8-1,2 В) ,не-достаточно для отпирания
диода VD3 и эмиттерного перехода транзистора VT1,и транзистор VТ1
окажется заперт. Выходное напряжение скачком возрастет до уровня
логической единицы U1вых.
Из
принципа
действия
элемента
следует,
что
им
выполняется
операция
И—НЕ.
Типовая
передаточная
характеристика
элемента
с
питанием
U n =5
В
представлена
18
на рис. 4.1,6. Из графика видно, что интервалы входных
напряжений,
соответствующие
состояниям
логического
нуля и логической единицы, следующие:
В;
1
1,5В<U вых<5В.
Реальные напряжения таковы:U0вых<4 В, a близко к и и =Ъ В, что в
результате обеспечивает хорошую помехоустойчивость.
С целю уменьшения входного тока при U0вх нередко входную цепь
усложняют, добавляя транзистор VT1 (рис,4-2), который работает как на
эмиеттерный повторитель, создавая дополнительное усиление, по току.
Кроме того, за счет падения напряжения на эмиттерном переходе этого
транзистора повышается общая помехоустойчивость. Благодаря тому, что
транзистор VT1 работает в активном (ненасыщенном) режиме, время
переходных процессов при включении и выключении логического
элемента уменьшается.
Коллекторный ток, протекающий по общему резистору R 1 , создает
отрицательную обратную связь, стабилизирующий режим транзистора
VT1 при изменениях температуры среды: увеличение тока коллектора
приводит к уменьшению тока базы I0 и составляющей коллекторного тока
IK’=h21eIб, где h21e — статический коэффициент передачи тока.
Усилитель-инвертор с резистивной нагрузкой (транзистор VT2 на рис. 42) обладает малым выходным сопротивлением при низком выходном
уровне U0вых (транзистор VT2 открыт) и сравнительно большим
выходным сопротивлением (R4) при высоком выходном уровне U1вых.
Высокое
выходное
сопротивление
ограничивает
быстродействие,"'поскольку время заряда паразитных емкостей возрастает.
Для улучшения выходных характеристик логического элемента
выходной каскад выполняют по более сложной схеме. На рис. 4-3 показана
одна из схем подобного рода. Главное достоинство такого каскада —
малое выходное сопротивление в обоих состояниях, благодаря чему заряд
и разряд паразитных емкостей в нагрузках следующего каскада протекает
ускоренно. Кроме того, подобная схема имеет повышенную нагрузочную
способность. В этой схеме роль транзистора VT2 иная. Когда сигнал на
входе логического элемента низкого уровня и потенциал точки Б близок к
нулю, транзистор закрыт. За счет высокого потенциала на коллекторе. УГ2
открывается транзистор VT3 и на выводе «выход» существует высокий
потенциал U1вых. При высоком уровне напряжения на входе транзистор
VT2 открыт, отчего открывается транзистор VT4, что соответствует
низкому выходному уровню U0вых. Транзистор VT3 при этом заперт. В
моменты переключений транзисторы VT3 и VT4 на короткое время
оказываются открытыми. Резистор R 6 ограничивает броски тока в цепи
питания. Диод VD4 — смещающий и обеспечивает надежное запирание
VT5 при открытом VT4.
19
Примером конкретной микросхемы ДТЛ с напряжением питания 5 В
может служить шестивходовый элемент И типа 109ЛИ1, который часто
используется в качестве магистрального усилителя в сочетании с микросхемами серий К155 и 133 транзисторно-транзисторной логики. Верхнее
плечо выходного каскада образовано парой совмещенных транзисторов
(схема Дарлингтона) VT3, VT4, что обеспечивает низкое выходное
сопротивление
Rвых=RK/(h21E,3h21E,4), где h21E,3и 3h21E,4 — коэффициенты передачи тока
базы транзисторов VT3 и VT4 соответственно.
Микросхема хорошо работает на небольшую нагрузку, а также на
коаксиальный кабель с волновым сопротивлением 75 Ом. Эта микросхема
обладает достаточно высокой помехоустойчивостью — около 0,7 В, имеет
задержку распространения не более 50 не и мощность потребления не
более 130 мВт.
Параметры интегральных схем
Для обеспечения работоспособности , необходимо, чтобы логические
элементы обладали некоторыми свойствами, которые обеспечат прохождение
электрического сигнала по цепочке функциональных узлов без искажений и без
потери информации.
Значения уровней сигнала:
-для ТТЛ (0 - 0,4 (0,5В) - 𝑈 0 – напряжение логического нуля;
2,7 – 4,5 - 𝑈1 – напряжение логической единицы )
(эти значения показывают совместимость выходных и входных сигналов)
Нагрузочная способность - сколько входов можно нагрузить на 1 выход;
обычно для ТЛ нагрузочная способность = 10;повышенная – до 30 элементов.
Выходы могут принимать либо 1 либо отсутствие состояния, а в некоторых
схемах есть высокоимпедансное состояние (выход отклонен). Это нужно
для………….
Помехоустойчивость – зависит от входных сопротивлений и разницы между
уровнями логической 1 и логического 0.
0
0
0
𝑈пом
= (𝑈вых
макс - 𝑈вых мин )
1
1
1
𝑈пом
= (𝑈вых
макс - 𝑈вых мин )
ЭСЛ – 0,1-0,3В
ТТЛ – 0,4-1,1В
КМОП – 2-3В
Входы логических элементов обязательно должны быть подключены к
чему-либо ( на 0, 1 или выход предыдущего элемента ). Исключение: ТТЛ
(не подключенный вход равносилен логической 1 на входе с пониженной
помехоустойчивостью). Неиспользуемые выходы могут оставаться
неподключенными. С целью увеличения выходного тока возможно
20
объединение входных и выходных логических элементов. Элементы,
рассчитанные на некоторую максимальную емкость нагрузки, которая не
должна превышаться. Во избежание снижения помехоустойчивости,
уменьшение крутизны выходных фронтов, а так же возможного
повреждения выходных транзисторов.
Элементы на основе ТТЛ.
В основе – многоэммитерный транзистор.
Серия 155.
При Ux1=Ux2=U1=2,4В VT1 будет включен в инверсном режиме, т.к.
UK1max<1,2D, UЭ12=2,4В, т.е. эмитерные переходы заперты, а коллекторные
открыты, ток от источника питания через Rб и открытый переход VT1 попадает
в базу VT2 и затем VT5
отпирает их и Uy=Uo=0,4В.
Uб4=0,6+0,4=1В, Uk5=0,4В, 1-0,4=0,6В недостаточно чтобы открыть VT4 и
VT3(VD3 предотвращает отпирание VT4).
Если хотя бы на одном из входов U0=0,4В UЭ1=0,4В, UЭ < UK, следовательно,
VT1 будет в усилительном режиме и открыт эмиттерный и закрыт
коллекторный переход.
От источника питания через Rб в базу VT1 течет отпирающий его ток,
UK1=0,4+0,4=0,8В, что недостаточно для отпирания VT2 и VT% и они закрыты
Uби <=Uпит
VT3 увеличивает крутизну переходной характеристику и в первом
приближении её можно считать.
Серия повышенного быстродействия.
VT1, VT2 – VT5 – используются
транзисторы Шоттке.
21
Следующим шагом к повышению быстродействия стало использование
транзистора Шотке.
Если на базу подать большое напряжение, то
диод Шотке
транзистор может войти в режим насыщения и его
быстродействие уменьшается.
У диода Шотке напряжение отпирания 0,3-0,4 В.
Напряжение на базе транзистора Шотке не может
превышать напряжение на его коллекторе более,
чем на 0,4 В, т.е. коллекторный переход никогда
полностью не открывается транзистор не заходит
в режим насыщения, что резко увеличивает его быстродействие.
Каскад с открытым
коллектором.
Обычная нагрузочная
способность равна 10 входам,
которые можно подключить к
одному входу. Повышенная
нагрузочная способность = 30. В
логических элементах входы
должны быть обязательно к
чему-нибудь подключены. Если
схема «И» – вход подключить к
«1». Если «ИЛИ» – подать «0».
22
+Uп
&
1
&
В схемах с общим коллектором неиспользуемые входы могут оставаться
неподключенными.
Выходы двух обычных элементов объединять нельзя, за исключением
находящихся в одном корпусе с целью увеличения выходной мощности. В
схемах с общим коллектором можно объединять выходы и делать монтажные
ИЛИ.
Используется для подключения нелогической нагрузки(светодиод, реле ), для
согласования уровней с другими сериями(например КМОП).
Некоторые элементы допускают подключение RK к источнику повышенного
питания 15В.
Недостаток: невысокий ток логической единицы на выходе, ограничеваемый
RK.
Расширение по «И».
См. на рисунках дополнительные входы.
2И-2ИЛИ-НЕ
X1
X2
1
X3
X4
1
1
К и Э предназначены для расширения по ИЛИ.
& 1
&
K
Э
Y
23
Расширитель по ИЛИ.
Существуют элементы с открытым коллектором,
допускающие подачу повышенного напряжения (15-30
В) через резистор на коллектор выходного транзистора,
что позволяет коммутировать различную нагрузку.
Логические элементы с тремя выходными состояниями (Zсостояние).
Когда VT3 заперт и когда на EZ подали сигнал низкого уровня, VT2 и VT3 –
заперты, VT1 открыт, схема действует подобно логическому элементы. VD1
также закрыт, смещен в обратном
направлении.
При
открытом
транзисторе VT3, VD1 также открыт
напряжение в точке А близко к 0,
VT6 при этом заперт, VT5 также
будет заперт, поскольку на Э VT4,
связанный с К VT3, логический ноль.
Следовательно, VT7 также закрыт, и
выходной вывод отсоединен от
входных цепей и обеих шин питания.
При этом потребляется гораздо меньшая мощность.
Сравнительные характеристики серии логических микросхем.
Элементы КМОП и ЭСЛ
серия
параметр
нагрузка
вид
отеч. зарубеж. Рпотр,мВт tзд, нс Епотр,пДж Сн, Rн,
пФ кОм
1) К134 74L
1
33
33
50
4
ТТЛ стандартные
2) 155
74
10
9
90
15
0,4 (быстродействие из-за
разных резисторов;
3) 131
74H
22
6
132
55 0,28
если быстродействие
увеличивается в 2 раза,
потребляемая
мощность
увеличивается в 4 раза)
1) 555
74LS
2
9,5
19
15
2
Шотки
24
2) 531
74S
533
74ALS
1531
74F
(~1531) 74AS
1) 1554
1564
1561
74AC
74HC
H4000
19
3
57
15
0,28
1,2
4
30(8)
4
3
1,75
4,8
12
14(55)
15
15
15
2
0,28
0,28
0,025
0,025
0,025
3,5
10
40
0,1
0,25
0,1
500
500
50
0,2
0,1
4
(быстродействие
разное, разные
резисторы)
усовершенствованные
Шотки (с
усовершенствованными
транзисторами,
имеющими малую
мощность и диодами
Шотки, отличаютс
резисторами)
КМОП с
возможностями ТТЛ
традиционные КМОП
Без буквы К 134= 54 L,
1) Маломощная
2) Стандартная
3) быстродействующая
Eпотр = Pпотрtзд =>если tздуменьшить в nраз, то Pпотр увеличится в 2nраз.
Микросхемы с близкими 0 и 1 могут использоваться совместно (но надо
учитывать токи)
Базовый элемент эмиттерно-связанной логики (ЭСЛ).
X1
X2
X3
1
Y1
Y2
В исходном состоянии VT4 и VT5 открыты, VT1 – VT3 закрыты; на коллекторе
VT4, а значит на Y2 низкий уровень. На коллекторах VT1 – VT3 и на выходе
25
Y1 – высокий. При подаче высокого уровня на любой из входов x
соответствующий транзистор открывается, потенциал его коллектора и выхода
Y1 становится низким, VT4 и VT5 запираются за счет повышения напряжения
на Rэ , потенциал коллектора VT4 и выхода Y2 становится единичным. VD1 и
VD2 предназначены для температурной компенсации VT4 и VT5.
U0 = -0,7 ÷ -0,95 ≈ -0,8
U1 = -1,45 ÷ -1,95 ≈ -1,6
Высокое быстродействие достигается тем, что транзисторы
дифференциального каскада и другие не входят в режим насыщения, а также
малой разницей между уровнем логического «0» и логической «1» (0,8В).
Последнее, в свою очередь, ухудшает помехоустойчивость. Для согласования
микросхем различных видов логики используются микросхемы преобразования
уровня. Используются во входных высокочастотных каскадах.
Базовые элементы КМОП.
Стандартный КМОП допускает использование Uп от 5В до 15В.
Быстродействие изменяется в три раза, возрастает и мощность. Это позволяет
непосредственно соединить схемы КМОП и ОУ.
1) инвентор
+Uп
VD1
VD2
VT1
VD4
Транзистор с
n-каналом
5,6B-max
Транзистор
с р-каналом
VT2
VD5
VD3
VD6
С n-каналом
Диоды для защиты ПТ от отрицательной полярности и статического
электричества. Они не выполняются специально, а получаются в процессе
производства ПТ.
26
2) Двунаправленный ключ.
+Uп
V
y(x)
x(y)
Rпр
2
1.5
V
-Uп
n
1
p
0.5
m
0
-6
-4
-2
0
2
4
6
Оба транзистора открыты/ закрыты. С их помощью можно передавать
информацию справа налево и слева направо (т.е цифровую и аналоговую)
При изменении входного сигнала сопротивление каналов транзистора с n и p
каналом изменяется в противоположную сторону. Специальные схемные
решения позволяют сделать эквивалентное сопротивление ключа независимым
от величины и направления входного сигнала. Величина сопротивления канала
ключа достигает единиц Ом. При отсутствии отпирающего напряжения на
затворе сопротивление велико (десятки МОм), что равносильно разрыву цепи.
Омический характер сопротивления канала позволяет использовать
двунаправленные ключи не только для переключения логических сигналов, но
и (в отличие от ТТЛ) для переключения аналоговых сигналов, а также для
регулировки последних, используя ключ в этом случае в качестве переменного
резистора, управляемого напряжением.
Инвертор КМОП
27
Iс
n-канал
U 1  U ПИТ
U0 0
Защитные диоды обязательно присутствуют
во всех логических элементах КМОП, так как
они подвержены разрушающему воздействию
Uзи
статического электричества. В инверторе
VD3, VD5, VD6 защитные элементы от
отрицательных импульсов. Диоды VD1, VD2,
VD4 защищают вход и выход от
р-канал
положительных выбросов и ограничивают
его на уровне Uп+0,6. Для дополнительной
защиты входов, особенно при длинных входных проводах, и для устранения
паразитных колебаний последовательно с входом включают резистор для
ограничения тока заряда включения емкости.
Схема И-НЕ
При логической «1» n-каналы VT3 и VT4
открыта, а p-канальные VT1 и VT2 – заперты на
входе логического «0». При подаче хотя бы
одного логического «0» на вход, оказывается
запертым одним из VT3 или VT4 и открытым
хотя бы один из VT1 и VT2, что даст
логическую «1» на выходе.
Чтобы был высокий уровень, достаточно, чтобы
1 транзистор был открыт.
Схема ИЛИ-НЕ
При двух логических «0» входы VT1 и VT2 закрыты,
а VT3 и VT4 открыты. На выходе – логическая «1».
При логической «1» на любом из выходов по крайней
28
мере один из n-каналов и хотя бы один из последовательных соединений pканалов закрыт. На выходе 0.
Чтобы был логический 0, достаточно одной «1» на входе (на Х1 или Х2), VT1
или VT4 будут закрыты, VT3 или VT2 – закрыты.
Для получения логической «1» на выходе:Х1=Х2=y
Элементы КМОП с открытым стоком.
ТТЛ с открытым стоком.
К
&
&
U
Не использованные входы КМОП надо включать так, чтоб не нарушались
условия работы микросхемы в целом. В отличие от ТТЛ можно подключить к
Uп напрямую. Нельзя оставлять неподключенными. При случайном соединении
выхода с системой питания или с общей линией через открытие. Транзистор
пропускает ток, ограниченный только сопротивлением канала и внутренним
сопротивлением источника питания. Ток короткого замыкания и мощность
рассеивания увеличиваются с ростом напряжения питания. При напряжении
питания не более 5В и комнатной температуре 25˚С микросхема не выходит из
строя при достаточно долговременном коротком замыкании.
Достоинства: Очень низкое потребление энергии в режиме покоя и при
невысокой частоте переключения. При частотах близких к граничным потери
мощности возрастают из-за увеличение токов заряда емкостей затвор-канала.
Широкий диапазон напряжения питания (5 – 15 В).
Не боится к.з. на выходных шины питания и земли из-за конечного
сопротивления канала (≠0).
Недостатки: Боится статического электричества. Невысокое быстродействие.
Сопряжение КМОП и ТТЛ.
При сопряжении КМОП и ТТЛ к выходу КМОП можно подключить два входа
ТТЛ 155серии и до девяти входов 555 серии. При подключении выхода ТТЛ ко
входу КМОП необходимо включить резистор с выхода ТТЛ на источник
питания (2кОм) с целью повышения уровня логической «1».Если необходимо к
выходу КМОП подключить ТТЛ, то это можно сделать непосредственно при
одинаковом источнике питания 5В, однако, необходимо учитывать мах
выходные токи КМОП и входные ТТЛ.
Разновидности функциональных схем:
- комбинационные схемы
- последовательные устройства
29
Управлять можно напрямую, если
напряжение питания одинаково
ТТЛ
КМОП
Комбинационные схемы характеризуются
отсутствием памяти (память – свойство системы
сохранять в течении требуемого времени
значение сигнала, характеризующее внутреннее
состояние цифрового устройства). Сигнал на
КМОП
ТТЛ
выходе комбнационного устройства в любой
момент времени однозначно определяется сочетанием сигналов на входе и не
зависит от его предыдущего состояния. Схемным признаком таких схем
является осуществление в цепи обратной связи. Примеры: логические
элементы, эл. ключи, дешифраторы, арифметические устройства.
Последовательные схемы обладают памятью и при смене цифр на
входе, для предсказания сигнала на выходе, необходимо знать о состоянии, в
котором устройство было до этого. В этих устройствах есть обратная связь.
Простейшие из них – триггеры, счетчики, резисторы, запоминающие
устройства.
Параметры цифровых элементов:
1)надежность – интенсивность отказов  ,
2)наработкой на отказ Т,
3)вероятность безотказной работы P(T ) в течение заданного времени
работы t (причина отказов: отказ соединения и отказ элементов);
Стойкость к механическим и климатическим воздействиям - вибрации,
ударам, центробежным силам, воздействиям атмосферы и т.д.
1)вибрации
2)удары
3) быстродействие – прямо пропорционально потребляемой мощности;
4) мощность рассеивания;
5) нагрузочная способность - при исполнении микросхем разных серий
количество входов будет различным. Оно может быть указано в таблице, либо
рассчитано по входным и выходным токам;
6) помехоустойчивость;
7) степень интеграции (сверхбольшие –до 10000 элементов на кристалле).
8)центробежные силы
9)диапазон
температур
(10+70-широкого
применения,
60+125специального применения)
10) влажность(% при 250 С)
1кОм
+5
30
Интегральные триггеры. Асинхронные и синхронные триггеры. RS-, JK-,
D- и Т-триггеры. Принцип действия, структурные и принципиальные
схемы, временные диаграммы работы триггерных схем, их основные
параметры. Применение триггерных схем для создания цифровых систем
управления.
Классификация триггеров:
Триггеры
RS
DV
TV
JK
S
R
D
E
T
RSP
триггеры
синхронные
асинхронные
одноступенчатые
со статическим
управлением
(управление уровнем)
двухступенчатые
с динамическим
управлением
(управление фронтом)
Триггеры – класс устройств, имеющих 2 или более установившихся
состояний выхода под воздействием входного сигнала, общим свойством
которых является способность длительно оставаться в одном из двух (или
нескольких возможных) устойчивых состояний и скачком чередовать их под
воздействием внешних сигналов. Одно из основных применений – запоминание
информации.
Под памятью триггера подразумевают способность оставаться в заданном
состоянии и после прекращения действия переключающего сигнала. Приняв
одно из состояний за «1», а другое за «0», можно считать, что триггер хранит
или помнит один разряд двоичного числа.
t n 1
tn
1
2
Rn
0
0
1
1
0
0
1
1
Sn
0
1
0
1
0
1
0
1
Q
Q
Qn
Qn
1
0
н/о
н/о
1
0
0
1
н/о
н/о
0
1
Qn
Qn
31
1)
R
1
Q
R
Простейшая структура простого
триггера на 2х элементах
T
S
1
S
2)
R
&
Q
Q
R
T
S
&
S
Q
&
&
Q
(Q)
)
&
R (S)
&
&
Q (Q)
&
S- триггер- без скобок, R-триггер – со скобками, E-триггер - пунктирная
При 2х единицах получаем 2 ноля на выходе, а этого не может быть
Недостаток: неопределенное состояние. Для исключения неопределенного
состояния разработаны модификации RS-триггеров, у которых при
запрещенных входных комбинациях выходной сигнал принимает следующие
значения:
R-триггер – 0 S-триггер – 1 E-триггер – Qn JK-триггер - Q n
R, S, E триггеры не выпускаются в виде готовых элементов, их можно
сделать из элементов
Триггерные системы - RS-триггер как ячейка памяти и УУ.
32
УУ
J
K
V
(T)C
S`
R`
Q
ЯП.
Q
Sa
Ra
J, K, V, (T)C – внешние входы; Ra, Sa – внешние входы ячейки памяти; Q,
Q - внешние выходы; S', R' – внутренние входы.
V – разрешающий сигнал (подготавливает вход разрешения приёма
информации)
RS – информационный сигнал
C – синхронизирующий (тактирующий)
Ra,Sa – входы асинхронной установки в 0 или 1 состояние
T – вход счётного триггера (счётный вход)
D – вход установки D или DV-триггера в 0 или 1 состояние
Функциональное назначение внешних входов
усл. обозн.
назначение
информационные входы
S
вход раздельной установки триггера в состоянии «1»
R
вход раздельной установки триггера в состоянии «0»
J
вход установки JK-триггера в состоянии «1»
K
вход установки JK-триггера в состоянии «0»
D
вход установки D- или DV-триггера в состоянии «1» или «0»
управляющие входы
V
подготовительный вход разрешения приема информации
C
вход синхронизации (тактирующий)
T
вход счетного триггера
Различают 2 класса логических устройств:
 Комбинационные устройства(информация на выходах которых однозначно
определяется входным сигналом).
 Последовательные устройства(информация на выходах которых зависит, как от
информации на входах, так и от предыдущего выходного состояния).

УУ – комбинационное устройство, преобразующее входную информацию в
комбинацию сигналов под воздействием которых ячейка памяти принимает
одно из двух устойчивых состояний. Изменяя схему УУ и способы ее связи с
ячейкой памяти можно получить триггеры с различными функциональными
свойствами. Сигнал на информационном входе определяется информацией,
33
которая будет записываться с триггер. С помощью подготовительного сигнала
можно в нужный момент прервать действие триггера или группы триггеров,
сохраняя информацию на выходе (Vсигнал). Исполнительные сигналы (С-сигнал) задают момент приема
входной информации и служат для синхронной работы ряда устройств,
образующих функциональные узлы.
Асинхронные и синхронные триггеры
Независимо от способа организации логических связей триггеры
различаются по способу ввода информации и по этому признаку могут быть
асинхронными и синхронными.
У асинхронных триггеров имеются только информационные (логические)
входы. Асинхронные триггеры отличает свойство срабатывать непосредственно
за изменением сигналов на входах, не считая времени задержки в элементах,
образующих триггер.
У синхронных триггеров смены сигналов на входах еще недостаточно для
срабатывания. Необходим дополнительный командный импульс, который
подается на синхронизирующий, или, как его чаще называют, тактирующий,
вход.
Синхронизирующие
(тактирующие)
сигналы
вырабатываются
специальным генератором тактовых импульсов, которые и задают частоту
смены информации в дискретные моменты времени t\ t2 ,t n~\ t", t n+ l , В эти же
моменты обновляется, информация на выходах триггера, которая поступает
на входы последующих устройств. Синхронизация обеспечивает привязку
сигналов ко времени и объединяет в общем ритме работу многих узлов
аппаратуры.
На рисунке для сравнения показаны временные диаграммы работы
асинхронного и синхронного триггеров. Для асинхронного триггера тактом
считается интервал времени между очередными срабатываниями, причем
длительность тактов не регламентируется.
Основной недостаток асинхронных триггеров, ограничивающий их
использование в быстродействующей аппаратуре,— незащищенность перед
опасными состязаниями сигналов. Явление состязаний, или, как его еще
называют, гонок, состоит в том, что сигналы, поступающие на разные
информационные входы триггера, проходят по разным цепям, пройдя
различное число элементов. Вследствие задержек распространения между
сигналами возможны временные сдвиги, которые будут меняться с
колебаниями температуры и по мере старения деталей. Состязания сигналов
могут оказаться причиной ложных срабатываний триггера. Тактированием этот
недостаток удается устранить.
Синхронные триггеры сравнительно с асинхронными обладают также более
высокой помехоустойчивостью. Опрокидывание синхронных триггеров
происходит только при участии тактовых импульсов, длительность которых
гораздо меньше их периода. В остальное время на входные сигналы, равно как
34
и помехи различного происхождения, триггер не реагирует. При асинхронном
же управлении опрокидывание может произойти как от полезного сигнала на
входе, так и от помехи.
Асинхронный триггер по большей части используют в качестве ключей,
прерывателей, делителей частоты, асинхронных счетчиков и т. п. В
вычислительной и цифровой технике, связанной с обработкой и
преобразованием информации, почти везде используются синхронные системы.
Для срабатывания синхронного триггера необходим дополнительный
командный импульс, подаваемый на синхронизирующий или тактирующий
вход. Этот импульс вырабатывается специальным генератором тактовых
импульсов, который и задает частоту смены информации.
помеха
S
C
Для
всех
S
<-
R
Q
R
Асинхронный
Q
Синхронный
Способы управления триггерами.
В зависимости от того, какой параметр входных сигналов используют для
записи информации, триггеры подразделяются на три категории: со
статическим управлением записью (управляемые по уровню входного сигнала),
с динамическим управлением (управляемые по фронту или срезу) и
двухступенчатые триггеры.
Для асинхронных триггеров в качестве управляющих служат сигналы на
информационных входах. Применительно к синхронным триггерам
управляющим сигналом служит тактовый импульс, так как считается, что к его
приходу смена сигналов на информационных входах уже завершилась.
Триггер со статическим управлением срабатывает в момент, когда входной
сигнал достигает порогового уровня. Это простейший вид управления.
Специфика синхронных триггеров со статическим управлением такова, что в
продолжение времени действия тактового импульса смена сигналов на
35
информационных входах вызывает новые срабатывания. Другими словами,
синхронные триггеры со статическим управлением при активном состоянии
тактового входа ведут себя подобно асинхронным. Во многих случаях это
свойство является недостатком, так как может оказаться причиной нарушений в
работе.
От этого свободны триггеры с динамическим и двухступенчатым управлением.
Триггеры с динамическим управлением в зависимости от схемы исполнения
реагируют на перепад напряжения от нуля к единице (активный фронт), либо от
единицы к нулю (активный срез управляющего импульса), т.е. сигналы,
поступающие на динамический вход, воспринимаются только в те моменты
времени, когда их состояние изменяется определенным образом. Триггеры,
управляемые срезом входного сигнала, или, как их еще называют, триггеры с
внутренней задержкой, широко применяются на практике. Возможность задержки момента опрокидывания триггера на время, равное длительности
тактового импульса, эффективно используется при обработке информации,
позволяя производить по фронту тактовых импульсов считывание информации,
а по срезу — запись. Двухступенчатые триггеры содержат две ячейки памяти,
запись информации в которые происходит последовательно в разные моменты
времени. Такую структуру триггеров называют системой «ведущий —
ведомый» или AlS-структурой — от английских слов master — slave (хозяин —
невольник).Первая ступень — «ведущий» — служит для промежуточной
записи входной информации, а вторая — «ведомый» — для последующего
запоминания и хранения. Все двухступенчатые триггеры по сути своей —
тактируемые. У двухступенчатых триггеров формирование нового состояния
происходит за два такта, поэтому иногда такие триггеры называют
двухтактными. Функциональные свойства всей триггерной системы
определяются первой ступенью, вторая ступень может быть одинакова для всех
случаев и обычно представляет собой синхронный /^-триггер со статическим
управлением, хотя это и не является обязательным условием. Логические
структуры двухступенчатых триггеров, как правило, сложнее структуры
одноступенчатых, но при изготовлении их по интегральной технологии это не
играет большой роли.
Ввод информации в ведущую ступень происходит с приходом тактового
импульса С1. Внешне срабатывание первой ступени никак не проявляется
ввиду того, что ее выходы соединены со входами второй ступени, которая в это
время блокирована. Перезапись состояния ведущего триггера в ведомый
осуществляется с приходом второго импульса С2. В это время и происходит
обновление информации на внешних выводах Q и Q. Из описания работы
следует, .что двухступенчатый триггер ведет себя подобно триггеру с
инверсным динамическим управлением, хотя обе его ступени имеют статическое управление.
Управлять двухступенчатым триггером можно не только двумя, но и одним
тактовым импульсом: запись информации в ведущую ступень происходит с
36
приходом тактового импульса по фронту 0,1, а перезапись в ведомую — в момент его окончания по спаду 1,0. В технической литературе на английском
языке триггеры с динамическим и двухступенчатым управлением обычно
называют flip — flop (щелчок —хлопок), а со статическим— latch (защелка).
Термин «триггер-защелка» в последнее время стал применяться и в
отечественной литературе. Если тип триггера-защелки не оговорен, подразумевается D-триггер. Символом триггера на схемах служит заглавная буква Т,
Двухступенчатые триггеры MS-структуры условно обозначают двумя буквами
ТТ, что отображает их внутреннее устройство. Свойства входов и выходов
обозначают указателями. Прямые статические входы и выходы указателей не
имеют. Инверсные статические входы и выходы помечают указателями
логического отрицания подобно тому, как это делается для логических
элементов. Динамические входы имеют несколько способов обозначения,
форма 1 рекомендована как предпочтительная.Тактирующий вход
двухступенчатых триггеров показывают как прямой статический. Асинхронные
входы изображают отдельно от синхронных и отделяют горизонтальной
чертой.
Управляющие входы по
переднему фронту
С
Управляющие входы по
заднему фронту
С
С
С
С
С
Двухступенчатый триггер
S
Q
S
Q
C1
Q
C1
Q
R
R
C
C
C2
C2
Двухступенчатые триггеры содержат две ячейки памяти, запись
информации в которые происходит последовательно в различные моменты
времени. Эту структуру называют «ведущий-ведомый» или MS-структура
(Master-Slave).
Первая ступень – промежуточная запись входной информации. Вторая
ступень – последовательная запись и хранение.
У MS-триггеров формирование нового состояния происходит за 2 такта,
поэтому их называют двухтактными.
Ввод информации в ведущую ступень происходит с приходом С1, запись
во вторую ступень блокирован. Перезапись соответственно из ведущего в
37
ведомый – с приходом С2, в это же время происходит обновление информации
на Q или Q .
Управлять можно и одним тактовым импульсом. Запись в ведущую по
фронту 0-1, перезапись в ведомую – по фронту 1-0.
Динамические двухступенчатые триггеры называют флип-флоп.
Статические – лэт.
Асинхронные RS-триггеры.
S in
Rin
0
0
1
Х
0
1
Х
Х
V
1
1
1
0
Qin 1
Qn
0
1
Z
Простейшие трштерные ячейки,
рассмотренные выше, чаще всего
используются в качестве ячеек
памяти в более сложных триггерных
системах. Как самостоятельные изделия они находят применение в
роли
ключей,
коммутаторов,
распределителей и т.п. Нередко
подобные триггеры используются в
качестве формирователей импульсов
с управлением от механических переключателей: контактов реле, кнопок.
Опрокидывания триггеров происходят в момент первого замыкания контактов,
последующий их дребезг на состоянии триггера не сказывается.
Микросхема 564ТР2 (КМОП-структуры) может служить примером
асинхронного RS-триггера промышленного производства. В одном корпусе
микросхемы содержится четыре одинаковых независимых триггера.
Характерная особенность — наличие третьего состояния, при котором выходы
триггеров отключаются от выводов микросхемы.
Каждый триггер имеет два входа S и R и один выход Q (выходы Q к
внешним выводам микросхемы не подключены). Выходной инвертор служит
буфером между триггером и последующими каскадами. Разрешающий вход V
— общий и управляет всеми четырьмя ключами. Когда на этом входе
единичный сигнал, ключи проводят, при логическом нуле — нет и информация
на выходах отсутствует.
38
Как и ранее, X—любое, a Z — высокоимпе-дансное состояние. Согласно
таблице,
входному сочетанию S n =R n =V= 1 соответствует Q"+1 = l, а не Q"+1 = H/O.
Объясняется это отсутствием инверсного выхода; при наличии двух выходов
сигналы на них были бы одинаковы и состояние триггера оценивалось бы как
неопределенное.
В некоторых сериях микросхем асинхронные RS-триггеры как
самостоятельные изделия отсутствуют: такие триггеры легко собрать из
обычных логических элементов, а кроме того, более сложные триггеры (JK-,
D- и др.), содержащие /?5-триггер в качестве ячейки памяти, могут функционировать и как асинхронные /?5-триггеры. Для этого имеются побочные S a и
R a входы, связанные непосредственно с запоминающей ячейкой. Эти входы
обладают приоритетом, позволяя в любой момент устанавливать триггер в
единичное или нулевое состояние независимо от состояния остальных входов.
Синхронные RS-триггеры.
Синхронные
(тактируемые)
триггеры
получаются из асинхронного RS-триггера
путем подключения к его входам схемы
управления, состоящей из логических
элементов.
На рисунке показана логическая структура
синхронного триггера со статическим
управлением, выполненного на элементах И
— НЕ. Элементы 1 и 2 образуют схему
управления, а собственно триггер состоит из
элементов 3 и 4. Входы 5 и R— информационные, вход С — тактовый
(синхронизирующий). Каждый из информационных входов связан с тактовым
операцией И, поэтому информация с входов S и R может быть передана на
собственно триггер только при С=1. Внутренние сигналы (q1 и q2) управляют
собственно триггером, который, как и его асинхронный аналог на элементах
И—НЕ, переключается сигналами нулевого уровня. Поскольку в элементах 1 и
2 происходит инверсия, для опрокидывания триггера требуются входные
сигналы логической единицы. Когда С=0, элементы 1 и 2 закрыты, значит,
q1= q2=1, что является нейтральной комбинацией для собственно триггера,
который хранит записанную информацию, а состояние входов S и R
безразлично. С приходом тактового импульса (С=1) один из элементов
откроется, отчего на выходах триггера сформируются надлежащие сигналы.
Второй логический элемент остается запертым. С окончанием тактового
импульса для собственно триггера снова возникнет нейтральная комбинация,
благодаря которой на выходах сохранится записанная информация. Входная
комбинация S n =R n = l недопустима, так как при С=1 на промежуточных шинах
возникнет сочетание q 1 = q2=0, которое создает неопределенное состояние на
выходах Qn + l = Q n+ l = 1.
39
На рисунке штриховыми линиями показаны также входы S a и R a для
асинхронной установки триггера в единичное и нулевое состояния, минуя
информационные и тактирующие входы. Функционирование в этом случае
соответствует асинхронному RS-триггеру (с инверсным управлением). При
синхронной работе на асинхронных входах следует поддерживать нейтральную
комбинацию.
Двухступенчатые RS-триггеры.
При высоком
уровне на входе С
происходит запись
в ведущий RSтриггер на DD1 –
DD4. Ведомый
триггер на DD6 –
DD9 блокирован
низким уровнем с выходом DD5. При низком уровне на входе С блокируется
ведущий триггер (переходит в состояние хранения информации). Высокий
уровень с выхода DD5 разрешает перезапись с выхода ведущего на вход
ведомого.
JK-триггеры
JK-триггеры не имеют неопределенных
состояний. При всех входных комбинациях,
кроме J = K = 1, они действуют подобно RSтриггеру. Причем J играет роль S, а К=R.
При J=K=1 в каждом такте происходит
опрокидывание триггера и выходные
сигналы меняют свое значение.
JK-триггеры относятся к
универсальным устройствам (регистры, счетчики, делители), но кроме того,
путем определенных соединений выводов, легко преобразуются в триггеры
других типов.
По схеме JK-триггеры отличаются от RS-триггеров наличием обратной
связи с выхода на вход, поэтому состояние JK-триггера зависит не только от
сигналов на входах J и K, но и от логической связи с ними сигнала с выходов Q
и Q¯. Элементы временной задержки играют роль стабилизированного
состояния триггера и на его функциональные свойства не влияют. Назначение –
создание временного сдвига между моментом ввода входной информации J nQn¯
или KnQn и начала выхода Qn+1 и Qn+1¯.
Без этих цепей во время действия комбинации Jn = Kn = 1 началась бы
генерация для предотвращения которой задержка должна быть превыше
длительности тактирующих импульсов.
40
Действие JK-триггера: Qn+1 = Jn Qn¯VKn¯Qn.
Триггер организован по
принципу ведущий-ведомый
и имеет по 3 входа J и K,
связанных операцией &,
синхронный вход С, а также
асинхронные входы Ra и S a
для установки триггера в
состояние «0» и «1»
независимо от сигналов
информационных и тактовых
входов.
У ТВ6 отсутствует вход S , у ТВ10 отсутствует вход R . У ТВ11
объединены входы С и R для двух триггеров. У ТВ15 – вход K , что позволяет
преобразовывать эти триггеры путем объединения J и K .
RS-триггер. ( в скобках R-триггер)
Е-триггер
D-триггеры
D-триггеры
в
отличие
от
рассмотренных типов имеют для
установки в состояния 1 и 0 один
информационный вход (D-вход).
41
Функциональная особенность триггеров этого типа состоит в том, что
сигнал на выходе Q в такте п+1 повторяет входной сигнал D" в
предыдущем такте п и сохраняет (запоминает) это состояние до
следующего тактового импульса. Другими словами, D-триггер задерживает на один такт информацию, существовавшую на входе D. Триггер Dтипа характеризуется тем, что сигналы на прямом выходе Q принимают
значение, инверсное относительно сигналов на входе D.
Обозначение метки D — это первая буква английского слова delay —
затяжка, задержка. D-триггеры часто так и называют — триггерами
задержки. Закон функционирования D-триггера очень прост:
Q П + 1 =D П ,
а для D-триггера
Qn+1 =Dn.
Хранение информации D-триггерами обеспечивается за счет цепей
синхронизации, и поэтому все реальные D-триггеры — тактируемые.
Управление по тактовому входу может быть статическим, динамическим, а
также двухступенчатым.
Как сделать из JK- триггера D – триггер?
D-триггер можно образовать из любого
синхронного RS- или JK-триггера, если на их
информационные
входы
одновременно
подавать взаимно инверсные сигналы D и D.
Хорошо делать на микросхеме ТМ15.
ТМ7
Имеет
отдельные
информационные
входы D, отдельные
инверсные выходы и
попарно
соединенные входы
синхронизации.
Они со статическим управлением.
У ТМ5 отсутствует инверсный выход(он анологичен).
ТМ8 – с динамическим управлением.
42
DV-триггеры
Триггеры
DV-типа
представляют
собой
модификацию D-триггеров. Их логические
функции
определяются
наличием
дополнительного
разрешающего
входа
V,
играющего роль разрешающего по отношению ко входу D , Когда
режим хранения информации независимо от смены сигналов на
входе D. Записанная в D-триггер информация не может храниться
более одного такта: с каждым тактовым импульсом состояние
триггера обновляется. На личие V-входа расширяет функциональные
возможности D-триггера, позволяя в нужные моменты времени
сохранять информацию на выходах в течение требуемого числа
тактов, Уравнение DV-триггера имеет следующий вид:
Qn+1 =DnVn \/ QnVn.
Запись информации в таких триггерах происходит, когда С=1 и
V= l . Поэтому в DV-триггер можно обратить всякий тактируемый Dтриггер: со статическим, динамическим или двухступенчатым
управлением, — добавив V-вход и логически связав его операцией И
с управляющим С-входом. В таком триггере входы С и V можно менять местами, не влияя на логику работы. Сигналы С= 1 и V= l
должны
действовать
в
одно
время.
Поскольку
вход
V
—
подготавливающий,
сигнал
V= l
должен
перекрывать
по
длительности оба фронта тактового импульса В функциональном
отношении DV-триггеры относятся к универсальным, В этом смысле
их можно сопоставлять с JK-триггерами. Ряд устройств цифровой
техники с равным успехом может быть выполнен с применением
триггеров обоих типов. Однако возможности JK-триггеров шире, в
частности их можно использовать и как DV-триггеры. Поэтому
триггеры JK-типа более распространены, чем DV-триггеры.
D- и DV-триггеры широко применяются в устройствах
запоминания двоичной информации в качестве разряда ре гистра или
счетчика и в других узлах цифровой техники. Эти триггеры очень
удобны в быстродействующих системах, поскольку передача
информации происходит по одному входу, т. е. исключено
состязание сигналов.
T- и TV-триггеры.
Триггер Т-типа, или счетный триггер, имеет один ин формационный Т-вход (от англ. toggle — чека, коленчатый рычаг) и
43
отличается простотой действия. Смена состояний здесь прои сходит
всякий раз, когда входной сигнал меняет свое значение в
определенном направлении. В зависимо сти от того, фронт или срез
входного сигнала используется для управления (от нуля к единице
или от единицы к нулю), считается, что Т-триггер имеет прямой или
инверсный динамический вход. Триггеры с инверсным управлением
иногда называют Т-триггером. По способу ввода входной
информации Т-триггеры могут быть асинхронными и син хронными.
Т-триггер — единственный вид триггера, текущее состоя ние
которого определяется не информацией на входах, а состоянием его
в предыдущем такте.
Уравнение Т-триггера имеет вид
Q" + 1 = QnTn V QnTn.
Уравнение по виду совпадает с булевой функцией опе рации
«исключающее ИЛИ», если представить, что Тп и Qn соответствуют
значениям входных переменных. Из этого следует, что Г-триггер
выполняет операцию сложения по модулю 2 входной переменной,
определяющей выходное состояние триггера, чем и объясняется его
второе
название.
На рис.
10-25
показаны
временные
диаграммы
для
обоих
вариантов
Т-триггера.
В табл. 10-14 приведены их состояния. Поскольку управление
происходит по одному входу, Т-триггеры неопределенных состояний
не имеют.
Выше, при описании JK-триггеров, отмечалось, что при входной
комбинации J = K= 1 с каждым тактовым импульсом происходит
опрокидывание триггера. Все, что го ворилось по этому поводу для
JK-триггера, относится и к T-триггеру, и последний можно
рассматривать как частный случай синхронного JK-триггера у
которого отсутствуют информационные
входы и срабатывание
происходит под действием такто вых импульсов.
В интегральном исполнении в виде самостоятельных изделий Tтриггеры не производятся, нет в том большой необходимости: не
44
только JK-, но и другие типы синхронных триггеров с динами ческим
управлением легко преобразуются в счетные путем оп ределенных
соединений выводов. Принцип построения счет ных триггеров
состоит во введении обратной связи с выхо дов на входы так, чтобы
обеспечить смену сигналов на ин формационных входах после
каждого переброса.
Счетные триггеры со статическим управлением во время действия
входного импульса проявляют склонность к гене рации (в этом также
проявляется
сходство
с
аналогичными
JK-триггерами),
и
практической реализации они не нашли. От генерации свободны
двухступенчатые структуры, а также триггеры с динамическим
управлением.
На рис, 10-26 показаны способы получения T-триггера
из универсального JK-триггера (например, К155ТВ1). В
асинхронном режиме тактовый вход исполняет роль счет ного, в
синхронном же тактовый вход используется по прямому назначению,
а счетные импульсы подаются на сое диненные входы J и К.
Триггер D-типа с динамическим и двухступенчатым уп равлением
тоже можно преобразовать в счетный, соединив вход D с выходом Q
согласно рис. 10-27. Как отмечалось, у D-триггеров выход Q
принимает в такте п+1 состояние,
меняются для счета входных импульсов и для деления их частоты.
Их применение в счетчиках основано на том, что каждому входному
импульсу бывшее на вхаде D в такте п. Каждый входной импульс
будет вызывать опрокидывание, поскольку сигналы на вхо де Dn=Qn
всегда инверсны Qn. Промышленные D-триггеры типа К155ТМ2 и
564ТМ2 срабатывают по перепаду 0,1 напряжения входных
импульсов, и Г-триггеры на их основе также имеют прямое
управление.
Триггер TV-типа кроме счетного входа Г имеет второй,
управляющий, V-вход для разрешения приема информации. Роль V-
45
входа была рассмотрена выше. Уравнение TV-триггера выглядит
следующим образом:
Qn+l = (T"Qn\JTnQn)Vn\/Q"Vn.
В литературе TV-триггер иногда называют тактируемым или синхронным счетным триггером. Его легко получить из JK-триггера
Асинхронные и синхронные T-и
TV-триггеры
в
основном
присоответствует один переброс, т. е. число перебросов равно числу
входных импульсов. Последовательная цепочка из m счетных
триггеров представляет собой простейший двоичный счетчик
емкостью 2 m . В таком счетчике состояние выходов триггеров отобра жает в двоичном коде число входных импульсов.
Деление частоты T-триггером определяется принципом его
действия.
Последовательность прямоугольных импульсов на выхо де
счетного триггера имеет скважность, равную двум, неза висимо от
скважности входного сигнала. Этим свойством часто пользуются для
формирования указанной последовательности.
S
J1
J2
J3
C
K1
TT
Q

K2
K3
R
TV-триггер
Q
TV11 – общие входы С и R, сдвоенный JK –
триггер.
TV15 - сдвоенный JK - триггер, срабатывает

по заднему фронту, вход K ( не К), что позволяет
его легко преобразовать в D - триггер.
Сихронный TV-триггер
Несимметричные триггеры (Триггеры Шмита).
46
Uвых
2,4
0,4
Uвх
0,8
1,6
RĘ 1  RK 2
Триггер Шмидта на транзисторах.
Нужен для ускорения сигнала.
Для ТТЛ :
ТЛ1
ТЛ2
ТЛ3
Для КМОП:
ТЛ1
&
ТЛ2 – шесть двухвходовых
ТЛ3 (ТЛ1 654 серии) – четыре двухвходовых
Эти триггеры также обладают двумя устойчивыми состояниями, смена которых
происходит скачкообразно под действием входных сигналов, основу
несимметричных триггеров, как и симметричных составляет двухкаскадный
УПТ охваченный ПОС.
Они не обладают памятью, и используются не для обработки и хранения
информации, а в качеств пороговых устройств и формирователей
прямоугольных импульсов из сигналов произвольной формы.
Особенно полезны при установке их на входе устройств при медленно
изменяющихся и зашумленных входных сигналов.
Могут выполняться на свободных логических элементах, в этом случае
оказывается возможным регулировать напряжение вкл. и выкл., а также
ширину петли гистерезиса(для ТТЛ – в небольших пределах).
Триггер Шмидта на логических элементах:
47
Uп
R2
R1
1
1
R1  (0.1  0.2) R2
UП
2
U
U ВХ 0  [( R2  R1 ) / R2 ]  П
2
U ВХ  ( R1 / R2 )  U П
U ВХ 1  [( R1  R2 ) / R2 ] 
R1
R2
КМОП
(10  50)k
(0,1  1)k
ТТЛ
(200  500)k
(2,2  3,3)k
Счетчики импульсов. Двоичные счетчики и счетчики с произвольным
коэффициентом счета. Принцип действия, структурные и
принципиальные схемы, временные диаграммы работы счетчиков, их
основные параметры. Разновидности счетчиков, особенности
использования счетчиков при создании цифровых систем управления.
Счетчиком называется устройство, сигналы на выходе которого в
определенном коде отображают число импульсов, поступивших на счетный
вход. Счетчик, образованный цепочкой из m триггеров может подсчитать в
двоичном коде 2 m импульсов. Каждый из триггеров называется разрядом
счетчика. Число K сч  2 m называется коэффициентом или модулем счета.
Информация может сниматься с прямых и инверсных выходов триггеров. Когда
число входных импульсов n ВХ  K cч , то при n входа равном Kсч происходит
переполнение, счетчик возвращается в нулевое состояние и повторяет цикл.
Каждый разряд счетчика делит частоту входных импульсов пополам. Для
периодических сигналов f ВЫХ  f ВХ К .
СЧ
Коэффициент счета называют коэффициентом деления, следовательно каждый
счетчик может использоваться как делитель частоты.
Обозначения:
СТ 2 – двоичный
СТ10 – двоично-десятичный
СТ2/10 – переключающийся
Основные параметры: емкость и быстродействие. Емкость численно равна
коэффициенту счета и характеризует число импульсов, доступных счету за 1
цикл. Быстродействие определяется двумя параметрами: разрешающей
способностью и временем установления.
48
1)




2)



3)




Под разрешающей способностью подразумевают минимальное время между
двумя сигналами, при которых еще не возникают сбои в работе tразр.сч.
Время установления кода tуст равно времени между моментом поступления
входного сигнала и переходом счетчика в новое состояние.
Счетчики классифицируются следующим образом:
по модулю счета:
двоичные
двоично-десятичные
с произвольным фиксированным модулем счета
с переменным модулем
по направлению счета:
суммирующие
вычитающие
реверсивные
по способу организации внутренних связей
с последовательным переносом (асинхронные)
с параллельным переносом (синхронные)
с комбинированным переносом
кольцевые
Классификационные признаки независимы и могут встречаться в разных
комбинациях.
Число, записанное в счетчик, определяется по формуле:
M  Qm  2 m1  Qm 1  2 m 2  ...  Q1  2 0
где m – номер триггера,
Q – может принимать значение «1» и «0»,
2 0 – вес младшего разряда.
Введением дополнительных логических связей (обратных и прямых) счетчики
могут быть обращены в недвоичные, для которых K сч  2 m . Например, двоичнодесятичные с Ксч=10 (двоичный по коду счета, десятичный по числу
состояний). Организуется из 4-х разрядных двоичных путем исключения
избыточных состояний за счет введения дополнительных связей. Когда счетчик
используется в качестве делителя, направление счета роли не играет.
Счетчики с последовательным переносом представляют собой цепочку
триггеров, в которых импульсы, подлежащие счету, поступают на вход 1-го
триггера, а сигнал переноса передается последовательно от одного разряда к
другому.
Достоинства: простота схемы и увеличение разрядности.
Недостатки: низкое быстродействие из-за последовательного принципа
работы.
Счетчики с параллельным переносом.
У них счетные импульсы подаются одновременно на все тактовые входы, а
каждый из триггеров цепочки служит по отношению к последующему только
49
источником информационных сигналов. Срабатывание триггеров
параллельного счетчика происходит синхронно, а задержка переключения всего
счетчика равна задержке одно триггера.
В счетчике с параллельно-последовательным переносом триггеры
соединены в группы так, что отдельные группы образуют счетчики с
параллельным переносом внутри группы, а группы соединяются в счетчик с
последовательным переносом. Общий коэффициент счета равен произведению
коэффициентов счета всех групп.
Счетчики ТТЛ с последовательным переносом
Суммирующие счетчики-делители с последовательным переносом типа
К155ИЕ2, К155ИЕ4 и К155ИЕ5 близки по логическим структурам и принципу
действия. Они состоят из четырех одинаковых JK-триггеров, используемых в
зависимости от внутренней структуры микросхемы по прямому назначению
либо как T-триггеры. Опрокидывание триггеров происходит по отрицательным
перепадам (от 1 к 0) входных сигналов. Триггеры включены двумя секциями.
Три триггера соединены в последовательную цепочку, четвертый — выполнен
самостоятельным. Такая структура позволяет использовать секцию раздельно, а
также по-разному включать их между собой.
Помимо триггеров, в схемы входят логические элементы с
самостоятельными входами. С помощью логических элементов осуществляется
одновременная установка всех триггеров в определенное состояние, а также
остановка счета.
В микросхеме К155ИЕ5 цепочка из трех триггеров (DD2—DD4) образует
счетчик-делитель на 8. При последовательном включении всех триггеров
(выход Q1 соединяется с входом T2) получается счетчик-делитель в коде 8421
с коэффициентом счета (деления) до 16.
Логический элемент DD5 обеспечивает одновременную принудительную
установку триггеров в нулевое состояние и прекращение счета на время
действия управляющего сигнала.
Путем определенных соединений входных (T1, Т2, R01, R02) и выходных
(Ql, Q2, Q3, Q4) выводов можно обеспечить различные коэффициенты счета
(деления), меньшие 16. Рассмотренный выше метод проектирования последовательных счетчиков-делителей полностью применим и к этой
микросхеме. Поскольку логический элемент DD5 — двухвходовый, с его
помощью могут быть организованы такие коэффициенты счета (деления),
50
которые в двоичном коде содержат две единицы: 310=0112; 510 = 1012; 610=1102;
910=10012;
1010= 10102; 1210=11002.
Для других коэффициентов счета (деления) двух входов логического
элемента недостаточно. Добавив еще одну микросхему — логический
расширитель по И — можно обеспечить и другие коэффициенты деления: 7, 11,
13, 14 и 15.
Когда счетчик используется в качестве делителя частоты, то, немного
усложнив схему, можно получать на выходе кратковременные импульсы
вместо обычного перепада напряжения. Установка нуля счетчика происходит в
этом случае через триггер DD4, DD5. С приходом следующего входного
импульса триггер возвращается в исходное состояние. Сигналы на выходах
триггера по длительности равны входным.
Последовательным соединением нескольких делителей можно увеличить
общий коэффициент деления, который будет равен произведению отдельных
Kдел.
ИЕ4 (ИЕ5)
С1
Q1
Q2
Q3
Q4
ИЕ4
Микросхема К155ИЕ4 отличается от рассмотренной тем, что триггеры DD2 и
DD3 охвачены цепью обратной связи, за счет которой их общий модуль счета
равен 3. Цепочка DD2—DD4 образует, таким образом, счетчик-делитель с
51
модулем Ксч=6, а при совместном включении ее с триггером DDI — счетчикделитель с модулем Ксч=12.
Эти счетчики применяются преимущественно в приборах измерения
времени.
Когда обе секции включаются с триггером DDI на входе, счетчик работает в
коде 6421 («вес» сигналов на выходах Q4, Q3, Q2, Q1); если DD2 служит
входным триггером, a DDI — выходным, то сигналы на выходах Ql, Q4, Q3 и
Q2 формируются согласно коду 6321.
Изменить коэффициент пересчета возможно с помощью R(S)-входов.
ИЕ2
Микросхема К155ИЕ2 представляет собой двоично-десятичный счетчик.
Здесь триггеры DD2—DD4 образуют счетчик-делитель с модулем счета Ксч =5.
При последовательном соединении обеих секций микросхема работает как
десятичный (децимальный) счетчик. Еще одна особенность микросхемы —
наличие второго логического элемента, DD5, при помощи которого счетчик
можно устанавливать в состояние, соответствующее числу 9 в двоичном коде
(Q4 =Ql = l ; Q3=Q2=0).
Второй логический элемент придает дополнительную гибкость счетчику,
позволяя, например, переходить в состояние 9 (1001), минуя промежуточные
числа. При этом обеспечивается повышенное быстродействие при переходе от
состояния 1001 к 0000, так как триггеры DDI и DD4 работают синхронно и
задержка переключения равна задержке одного триггера. Логический элемент
DD6 служит для установки в нулевое состояние и действует, как в двух
рассмотренных выше микросхемах. Поскольку логические элементы
формируют различные состояния счетчика, их одновременное включение
недопустимо.
При последовательном соединение (Q1 к С2) схема работает как 10-ый счетчик
в коде 8-4-2-1, но на выходе не получается меандр.
Если Т1 включен последним, счетчик работает в коде 5-4-2-1 и на выходе будет
меандр.
Счетчик ТТЛ с параллельным переносом
52
D1 CT10
D2
D3
D4
V1
D1 CT2
D2
D3
D4
V1
Двоично-десятичный суммирующий
счетчик с параллельным переносом типа
К155ИЕ9 отличается от рассмотренных
ранее счетчиков с последовательным
переносом более высоким
C
C
быстродействием, а также некоторыми
V2
V2
V3
V3
функциональными особенностями.
P
P
Помимо счетного входа Т и входа
R
R
установки
ИЕ10имеет четыре входа Dl, D2, D4, D8 для задания
ИЕ9нуля R микросхема
счетчику желаемого состояния от 0 до 9, минуя вход Т (так называемая
предварительная установка), вход VI ввода в счетчик информации со входов
D1, D2, D4, D8, вход разрешения счета V2, разрешения переноса V3, прямые
выходы от разрядов счетчика Ql, Q2, Q4, Q8, а также выход переноса Р.
Нормальный счет (без ввода информации со входов Dl, D2, D4, D8)
происходит при V1 = V2=V3=R=>1, когда входные импульсы поступают на
вход Т. Состояния выходов Ql, Q2, Q4, Q8 при этом будут изменяться в двоично-десятичном коде от 0 до 9. Смена состояний происходит по фронту 0,1
счетных импульсов (за счет инвертора на входе). Синхронное переключение
триггеров предотвращает ложные импульсы, обусловленные временными
задержками.
На выходе переноса Р импульс U 1 формируется с 9-м входным импульсом
(т.е. при Q4=Q1= 1 и Q3=Q2==0). По длительности он равен сигналу Q 1 = l
(без учета задержки во внутренних элементах). Этот импульс используется при
каскадировании (наращивании) счетчиков, а также при использовании их в
качестве делителей. Вход V3 является разрешающим по отношению к выходу
Р.
Сигнал V2=0 прерывает счет. Информация на выходах Ql, Q2, Q4, Q8 при
этом сохраняется.
Вход R обладает приоритетом по отношению ко всем остальным входам.
Установка нулевого состояния Q1= Q2=Q3=Q4=0 обеспечивается сигналом
R=0.
Быстродействующий синхронный многокаскадный счетчик
1
2
3
4
1
2
3
4
Синхронный многокаскадный счётчик
53
ИЕ6, ИЕ7
D1 CT2
D2
D4
D8
C
Q1
Q2
Q4
Q8
D1 CT10 Q1
Q2
D2
Q4
D4
Q8
D8
C
≥9
+1
≤0
-1
R
ИЕ6
Микросхемы К155ИЕ6 н
К155ИЕ7 — четырехразрядные
быстродействующие реверсивные счетчики-делители с
≥15
параллельным переносом между
+1
разрядами. Различие между
≤0
-1
обоими типами— только в модуле
R
счета: для К155ИЕ6 Ксч=10, а для
ИЕ7
К155ИЕ7 Ксч=16. По способу; управления эти счетчики имеют сходство с
ранее рассмотренным счетчиком К155ИЕ9, обладая большими
функциональными возможностями.
Входы +1 и —1—счетные. Последовательность входных Импульсов
подается на один из этих входов в зависимости от того, в каком
направлении (прямом или обратном) требуется вести счет. Входы D1, D2,
D4, D8 предназначены для ввода в счетчик исходного числа, с которым
суммируются счетные импульсы (в режиме сложения) либо из которого
они вычитаются (режим вычитания). Ввод данных происходит с момента появления импульса записи низкого уровня на входе С. Вход
«сброс» служит для установки нуля на всех выходах. Этот выход обладает
приоритетом над остальными.
Выводы Ql, Q2, Q4, Q8—прямые выходы разрядов счетчиков. Два
других выхода — переноса - (вывод 12) и займа (вывод 13) используется
при каскадировании микросхем, при работе в качестве делителя, а также
при циклической записи в счетчик информации со входов Dl, D2, D4, D8.
В режиме суммирования сигнал переноса возникает на выходе >=9
.(>=15) во время перехода из состояния 11112= 1510 для К155ИЕ7
(10012=910 для К155ИЕ6) в состояние 0000, а в режиме вычитания сигнал
займа возникает на выходе <=0 при изменении состояния 0000 на 1111
(для К155ИЕ7) либо на 1001 (для К155ИЕ6). Сигнал переноса (займа)
формируется срезом соответствующего счетного импульса и длится, пока
на соответствующем входе существует уровень U°, т.е. состояние выхода
переноса (займа) повторяет состояние входа (с задержкой сигналов во
внутренних элементах).
54
Импульсы переноса (займа) можно использовать для циклической
записи в счетчик информации со входов D1, D2, D4, D8. Для этого
достаточно соединить вход С с соответствующим выходом.
Наращивание счетчиков
Последовательный.
D1 CT2
D2
D4
D8
C
+1
-1
R
Q1
Q2
Q4
Q8
D1 CT10 Q1
Q2
D2
Q4
D4
Q8
D8
C
≥
+1
≤0
-1
R
≥
≤0
Последовательный быстродействующий
D1 CT
D2
D4
D8
C
+1
-1
R
Q1
Q2
Q4
Q8
≥
≤0
D1 CT
D2
D4
D8
C
1
1
+1
-1
R
Q1
Q2
Q4
Q8
≥
≤0
ИЕ8
шестиразрядный двоичный делитель числа в число импульсов. Одна
микросхема обеспечивает любой коэффициент деления в пределах от 64: 1 до
64:63 с шагом в единицу. В схеме предусмотрена возможность последовательного наращивания микросхем.
Принцип действия делителя состоит в том, что за один цикл, который содержит 26=64 входных импульсов на входе Т, число импульсов на выходах Q и
̅ будет меньше и равно двоичной кодовой комбинации на входах Dl, D2, D4,
𝐐
D8, D16, D32.
55
Когда состояние входов D1=D2=D4=D8=D16=D32=0, то состояние выхода
̅ = 𝟏. Если один из этих входов находится в состоянии U1, то N кратно 2m и
𝐐
коэффициент деления — целое число. В остальных случаях коэффициент
деления — число дробное. Важный момент: если входные импульсы периодичны, то выходная последовательность будет периодической только тогда, когда
коэффициент деления — целое число, в других случаях выходные импульсы
распределены во времени неравномерно.
Назначение остальных выводов микросхемы: V — ввод разрешения счета,
разрешающий сигнал V=0, при V=l происходит запрещение счета; С1 — строб̅ , С2— только выходом Q. Выход 𝐐
̅ —
вход, управляющий выходами Q и 𝐐
̅
основной и независим от входа С2. Активному состоянию выхода 𝐐
соответствует С1=0. Импульсы на этом выходе—нулевого уровня. Если С1= 1,
̅ =l. Сигналы на выходе Q инверсны по отношению к выходу 𝐐
̅ . Импульсы
то 𝐐
на выходе Q появляются при условии С2=1.
Вход R служит для установки триггеров в нулевое состояние. Установка нуля
производится импульсами уровня U1. Чтобы триггеры могли переключаться, на
этом входе поддерживается уровень U0.
На выходе Р формируются импульсы нулевого уровня, частота которых
равна fB X /64,
а длительность — периоду входных сигналов. При
последовательном соединении делителей сигналы на выходе Р играют роль
входных по отношению к последующим микросхемам.
ИЕ14 (ИЕ15)
Е
R
Е
R
CT10
Q1
Q2
Q4
Q8
C1
C2
D1
D2
D4
D8
ИЕ14
CT2
Q1
Q2
Q4
Q8
C1
C2
D1
D2
D4
D8
Функциональные микросхемы
аналогичны ИЕ2 и ИЕ5. Имеют
входы предварительной установки
D высоким уровнем на Е.
ИЕ15
Мультиплексоры. Демультиплексоры и дешифраторы.
Мультиплексоры – полупроводниковые приборы, которые коммутируют
входную информацию, поступающую на разные входные шины на одну
выходную в соответствии с информацией на адресном входе.
1. Мультиплексоры 2:1: 2-2и-2или
56
A
&
&
Если адресных входов (А) – n, то
Y информационных входов (D) –
&
2n. Может одновременно
присутствовать
и
стробирующий вход управлений всеми
информационными входами.
D0
D1
&
2.
3.
4.
5. Мультиплексор 4:1:
увеличение разрядности – пирамидальное наращивание;
Для увеличения разрядности:
DD1 – КП7 (8:1)
DD2 - ½КП2
D
и
E
–
дополнительные
коды, которые
позволяют
выделить
какой0то
из
57
мультиплексоров, т.е. пропустить его информацию на выход.
1
V
D0
D1
D2
D3
A
B
V
D0
D1
D2
D3
МИХ
КП1 – 16:1 со стробирующим входом.
КП2 – это 2 отдельных мультиплексора с
общими входами.
- Зависимые с общим адресом.
Из этого мультиплексора можно получить 2
независимых:
F
без
Вход
A
B
X
0
X
1
Вых
1F
1X
1Y
Вход
A
B
0
X
1
X
Вых
2F
2X
2Y
КП5 –
стробирования.
Демультиплексоры и дешифраторы.
Демультиплексоры противоположны мультиплексорам.
У демультиплексоров сигнал с одного входа распространяется на один из
выходов с соответствии с информацией адресного входа.
58
1:2
1:4
Дешифратор – устройство с несколькими входами и выходами, у которого
определенные комбинации входных сигналов соответствует активное
состояние одного или нескольких выходов.
Увеличение разрядности дешифраторов:
UD7
UD3
59
UD4 – сдвоенный дешифратор – демультиплексор с объединенными адресными
входами.
Шифраторы являются преобразователями позиционного кода в двоичный.
Чтобы устранить неоднозначность при появлении двух «1» на входах,
назначается приоритет (более высокий у старшего разряда).
ИВ1
ИВ3
0
0
0
1
PRCD
PRCD
2
7
E
G
E0
9
4
Регистры. Параллельные, последовательные и параллельнопоследовательные регистры. Структурные схемы, особенности работы и
основные параметры регистров различных типов. Применение регистров
в цифровых системах управления.
Регистры – функциональные узлы, предназначенные для приема,
хранения, передачи и преобразования информации.
Используются в качестве управляющих и запоминающих устройств
генераторов и преобразователей кодов, счетчиков и делителей частоты, узлов
60



1)



2)


временной задержки. Строятся на синхронных триггерах с динамическим или
статическим управлением. Занесение информации в регистр называется
операцией ввода или записью. Выдача информации к внешним устройствам
характеризует операцию вывода или считывание. Запись информации в регистр
не требует его предварительного обнуления.
Регистры делятся на:
сдвигающие
накопительные (памяти, хранения)
универсальные.
Регистры памяти предназначены для хранения двоичной информации
небольшого объема в течение короткого промежутка времени. Представляют
собой набор синхронных триггеров, каждый из которых хранит один разряд
двоичного числа. Ввод и вывод информации производится одновременно во
всех разрядах параллельного кода. Ввод обеспечивается тактовым командным
импульсом. Считывание может производиться в прямом и обратном коде (с
инверсных выходов).
Регистры сдвига. Сущность сдвига – с приходом каждого тактового
импульса происходит перезапись (сдвиг) содержимого триггера каждого
разряда в соседний разряд без изменения порядка следования «0» и «1». При
сдвиге вправо бит из более старшего разряда сдвигается в младший. При сдвиге
влево – наоборот.
Сдвигающие регистры классифицируются:
по способу ввода и вывода информации на:
параллельные
последовательные
комбинированные
по направлению сдвига на:
однонаправленные
реверсивные
Обозначаются: RG ←, → и ↔ (влево, вправо и реверсивные)
Универсальные в зависимости от управляющих сигналов могут выполнять
как операцию хранения, так и сдвиг.
61
4-х разрядный сдвигающий регистр с последовательным вводом.
Допустим, что в регистр последовательно вводится начиная с младшего
разряда двоичный код 1101, который поступает с внешнего устройства
синхронно с тактовыми импульсами. С первым тактовым импульсом в триггер
DD1 записывается «1» младшего разряда. Со следующим тактовым импульсом
эта «1» будет сдвинута в триггер DD2 и окажется на его выходе. Одновременно
в 1-ый триггер запишется «0». После 4-х тактовых импульсов параллельный
код на выходах Q1—Q4 будет соответствовать последовательному входному.
После пятого тактового импульса сигнал, бывший на выходе Q4 выводится из
регистра и пропадает. После 8 тактов регистр полностью очищен.
Использование дополнительно логики позволяет вводить информацию
параллельно, а считывать последовательно, кроме того регистры сдвигов могут
использоваться в составе кольцевых счетчиков (счетчиков Джонсона)
применяются для последовательного вывода информации без её стирания.
D
&
Qn
1
Для этого
информация с выхода
V
регистр сдвига Qn
регистра по цепи ОС
&
C
снова вводится на вход.
C
Пока на V единица,
информация вводится в регистр по входу D и обратная связь не действует. За n
тактов запоминается n разрядный код. Затем на V устанавливается «0»
тактовыми импульсами по входу С. Информация с выхода Qn снова вводится в
регистр одновременным последовательным (возможно и параллельным)
считыванием и через n тактов находится в исходном состоянии.
ИР-1
Четырехразрядный регистр сдвига с последовательным или параллельным
вводом информации и параллельным выводом (может быть и
последовательным).
С1 RG
Q1
Он может выполнять:
С2 ↔
V1
ввод информации параллельным кодом
Q2 
V2
 ввод информации последовательным кодом со сдвигом
Q3
D1
влево
D2
ввод информации последовательным кодом со сдвигом
Q4 
D3
вправо
D4
 хранение.
Регистр имеет:
2 тактовых входа С1 и С2.
управляющий вход выбора режима V2
5 информационных входов (V1 для ввода в последовательном коде, D1-D4 для
записи в параллельном коде)
4 выхода Q1-Q4.
D




62
Ввод информации параллельным кодом осуществляется при V2=1 и C2=0.
Сдвиг информации в триггерах происходит по перепаду 1-0 на С2. Входы V1 и
C1 при этом блокированы. В этом же режиме по входам V2, С2 производится
преобразование последовательного кода в параллельный со сдвигом влево. В
этом случае поток информации происходит в обратном направлении. Для этого
соединяют Q4 – D3, Q3 – D2, Q2 – D1. Информация подается на D4. Сдвиг
влево по перепаду 1-0 на С2.
V2
V1
С1
С2
1
X
X
10
запись параллельного кода, сдвиг влево
0
вход 10
X
запись последовательного кода, сдвиг вправо
Во избежание сбоев при смене состояний V2 должна происходить при
C1=C2=0.
Ввод информации последовательным кодом: входная информация подается на
V1, а тактовые импульсы на С1. Сдвиг вправо происходит при каждом
перепаде 10 тактовых импульсов.
ИР-13
Универсальный 8-ми разрядный регистр сдвига.
R
С
S1
S0
1
01
1
1
*
*
параллельный ввод
1
1
0
0
*
*
хранение
1
1
1
0
*
0
1
1
1
0
*
1
сдвиг влево Q8=0
Q8=1
1
1
0
1
0
*
1
1
0
1
1
*
DR DL
Режим работы
сдвиг вправо Q1=0
Q1=1
С
RG
DR ↔
DL
S1
S0
D1
…
…
…
D8
0
*
*
*
*
*
установка нуля
ИР-15
R
4-х разрядный регистр хранения.
При Е1=Е2=0 – параллельный ввод, иначе хранение.
E1
RG
EZ – выводы.
E2
Q1
↔
При EZ1= EZ2=0 – вывод информации, иначе выходы
D1
…
отключены от шин питания и от схемы управления.
…
D4
C
EZ1
EZ2
K
…
Q4
Q1
…
Q8
63
ИР-1712-разрядный регистр последовательного приближения
D
S
E
C
RC
CC
D0
…
…
…
…
D11
ИР-26
Регистровый файл на четыре 4-х разрядных слова.
ИР-27
8-разрядный регистр с разделением записи.
D1
…
…
D4
SEWA
SEWB
EWR
SEP
Другие регистры:
ИР-11 – 4-х разрядный сдвиговый регистр.
ИР-12 – 4-х разрядный параллельный сдвиговый регистр.
ИР-16 – универсальный 4-х разрядный сдвиговый регистр.
ИР-18 – 6-х разрядный параллельный регистр с D-триггерами.
ИР-19 – 4-х разрядный параллельный регистр с O-триггерами.
ИР-20 – 4-х разрядный двухкодовый регистр.
ИР-21 – 4-х разрядное сдвигающее устройство.
Двоичные сумматоры. Одноразрядные двоичные сумматоры.
Параллельные многоразрядные сумматоры. Структурные схемы,
особенности работы. Основные параметры.
Сумматоры –– функциональные узлы, выполняющие сложение чисел.
Подразделяются на:
 комбинационные (нет памяти)
 накопительные
Каждый из этих групп может быть последовательного и параллельного типа.
Сложение чисел в последовательных сумматорах осуществляется поразрядно
последовательно во времени. В сумматорах параллельного типа сложение всех
разрядов многоразрядных чисел происходит одновременно.
64
Как последовательные, так и параллельные сумматоры строятся на основе
одноразрядных суммирующих схем. Сумматоры, выполненные в виде
самостоятельных микросхем, являются комбинационными.
Полусумматор имеет 2 входа и 2 выхода. Используется
А
S
для суммирования младших разрядов, т.к. не имеет
HS
выхода для переноса.
В
P
А
=1
S=A⊕B
В
&
P=AB
=1
Si
Pi-1
Ai
SM
S
Bi
Bi
Pi
Ai
&
=1
Pi-1∙(Ai ⊕Bi)
1
Pi=Ai∙BiVPi-1∙(Ai ⊕Bi)
Ai ⊕Bi
P
&
Ai ∙Bi
Состоит из двух полусумматоров: 1-й служит для сложения двух чисел,
принадлежащих одному разряду, 2-й складывает промежуточную сумму с
переносом. Входы можно менять местами.
Последовательный сумматор.
При последовательном вводе используется
Ai
S
SM
один полусумматор с дополнительной цепью
Bi
задержки.
Оба
слагаемых
в
P
последовательном
коде
подаются
на
Pi-1
снимаются тоже в последовательном. Цепь
задержки обеспечивает хранение импульса
переноса на время одного такта, т.е. до
прихода пары следующего разряда, с которым он будет просуммирован.
Задержку обеспечивает D-триггер. Для хранения и ввода слагаемых А и В, а
также для преобразования параллельного кода в последовательный и наоборот
применяют регистр сдвига.
Достоинства: малые аппаратные затраты.
Недостатки: низкое быстродействие.
65
Разработаны схемы более быстродействующих сумматоров, например:
1) n-разрядный параллельный сумматор с последовательным переносом.
Быстродействие его ограничено задержкой переноса, т.к. формирование
сигнала переноса на выходе старшего разряда не может произойти до тех пор,
пока сигнал переноса младшего разряда не распространится последовательно
по всей системе.
2) n-разрядный параллельный сумматор с параллельным переносом с
использованием специальных узлов блоков сквозного переноса.
Сумматоры ТТЛ.
Предназначен для построения многоразрядных схем
сложения и вычитания с параллельной обработкой
A1 SM
входной информации и последовательной передачей
A2
S
сигналов переноса. Для каждого слагаемого А и В
A3
имеется по 4 входа.
A4
Элементы входной логики объединены цепью
B1
S
монтажное &, поэтому сигналы на входы А3 и В3
B2
должны поступать с устройств с открытыми
B3
B4
P1
коллекторами.
Po
Благодаря усложненной входной логике, сумматор
обладает
большими
функциональными
возможностями. Многоразрядные сумматоры и вычитатели на его основе
организуются без дополнительных элементов и могут работать в
положительной и отрицательной логике. Удобен для схем с последовательным
суммированием. Прямые и инверсные входы принадлежащие каждому из
слагаемых одновременно не используются. Когда в работе А1, А2, В1, В2 на
А3, А4, В3, В4 подаем высокий уровень. При использовании в качестве
рабочих А3, А4, В3, В4 на остальные подаем «0».
Ро
0
0
0
0
1
1
1
1
Входы
А
0
0
1
1
0
0
1
1
Выходы
В
0
1
0
1
0
1
0
1
P1
S
1
1
1
0
1
0
0
0
1
0
0
1
0
1
1
0
S
0
1
1
0
1
0
0
1
ИМ2 – двухразрядный полный сумматор. ИМ3 – четырехразрядный полный
сумматор.
66
ИМ2
Po
A1
B1
A2
B2
1
1
1
1
1
ИМ3
SM
Po
A1
1 B1
A2
B2
A3
B3
2 A4
B4
S1
S2
P2
SM
Po
A1
B1
A2
B2
A3
B3
A4
B4
SM
S1
S2
S3
S4
P4
Действие основано на параллельном
суммировании данных в разных
разрядах при последовательном
переносе из разряда в разряд. Вход
переноса оставлять открытым
нельзя.
Чтобы сделать из сумматора
вычитатель нужно инвертировать
одно из слагаемых.
S1
S2
S3
S4
P4
Сумматор-вычитатель (сложение U 0 , вычитание U 1 )
1
=1
=1
=1
=1
Умножитель
В1
Po
A1
B1
A2
B2
A3
B3
A4
B4
SM
Элемент суммирование по модулю два может работать
как повторитель и как инвертор
S1
S2
0
1
=1
=1
(0, 1)
S3
(0, 1)
S4
повторитель
(1, 0)
(0, 1)
инвертор
P4
В3
В2
М1
А1
А2
&
А3
&
А4
М2
&
А1
&
А2
&
А3
&
А4
&
&
A1
B1
A2
B2
A3
B3
A4
B4
Po
SM
S1
А1
&
S2
А2
&
S3
А3
&
S4
А4
&
P4
A1
B1
A2
B2
A3
B3
A4
B4
Po
SM
S1
М3
S2
М4
S3
М5
S4
М6
P4
М7
67
Для умножения, в т.ч. чисел большей разрядности могут использоваться
специальные микросхемы умножители.
Деление аппаратными средствами сложнее других арифметических действий.
Часто применяют методы основанные на последовательном вычитании
делимого из делителя с помощью вычитателя.
М5 – 2 одноразрядных двоичных полусумматора.
ИМ6 – 4х-разрядный полусумматор с ускоренным переносом.
ИМ7 – 4 одноразрядных последовательных тактируемых сумматора-вычитателя
ИМ5
ИМ7
ИМ6
A4 SM
B4
P4
S
A3
B3
S4
Pn+1
A2
B2
S3
A1
B1
S2
Po
S1
A SM
B
Pn
S
A SM
B
Pn
Pn+1
М – управляющие
входы
(1 – суммирование
0 – вычитание)
A1
B1
C
R
S1
M1
1
A2
B2
C
R
M2
S2
A3
B3
C
R
M3
S3
A4
B4
C
R
M4
S4
P4
.
Таймеры. Однотактный и многотактный таймеры. Мультивибраторы на
однотактном таймере. Мультивибраторы на однотактном таймере, с
регулируемыми длительностями импульсов и пауз, с регулируемой
скважностью
68
Однотактный таймер.
R
0
1
0
1
S
0
0
1
1
Qn+1
Qn
0
1
n/0
ЗАП
R1
Rд1
DA
DP
S
∞
Uвых DA
R
Сt
Rд2
S
1
S
2
T
ВЫХ
69
В исходном состоянии S1 замкнуть, на выходе низкий уровень, Ct разряжен,
UA > UB, следовательно UC=0.
При
подаче
запускающего
импульса
произвольной
длительности
(пропорционально 𝑅𝑡 *𝑐𝑡 ≈1) на S вход триггера, он переходит в состояние
высокого уровня и размыкает S1.Ct начинает заряжаться, как только UCt=UB,
хоть немного превысит UA, на выходе DA и соответственно R входе DD1
появится высокий уровень, который перебросит последний в низкий уровень,
S1 замкнется, разряжая Ct, и схема вернётся в исходное состояние, которое
сохраняется до следующего импульса. С помощью S2 можно осуществлять
аварийное отключение таймера во время формировании или выходного
импульса.
Длительность импульса определяется величиной UA (а значит отношением
R1/R2) и постоянной времени RCt/
Длительность запускающего импульса должна быть меньше формирующего
импульса с целью исключения появления на входах DD запрещающих
комбинаций.
Для временных интервалов от 1 мс до 1 ч могут быть использованы
одноконтурные
таймеры,
для
больших
временных
интерваловмногоканальные.
В исходном состоянии S1 замкнута, 𝑐𝑡 разрежено, 𝑈вых DA=0, 𝑈𝑠 =0- таймер в
режиме ожидания. При подаче на вход запуска импульса DD переброс в
единичное состояние. 𝑈вых из 0 переходит в 1. S1 размыкается через 𝑅𝑡 . Как
только 𝑈𝐶𝑡 достигнет 𝑈𝐴 , на выходе DA появится единица. (𝑈𝑠 уже =0), DD
перебрасывается в нулевое состояние и замыкает S1, который размежает 𝐶𝑡 и
переводит схему в режим ожидания.
Обобщенная структурная схема многотактного таймера.
Uп
Rt
Ct
1-такт.
таймер
Двоичн
ый
счетчик
Управл.
элемент
Сбр.
Зап.
Недостаток однотактного таймера:
ограниченное время τ=1мс, Rt=1 Мом.
Nвых.
Многотактный
таймер содержит 1
такт и двоичный
счетчик. Выходной
импульс может быть
задан путем
изменения
коэффициентов
пересчета, его
длительность так же
пропорциональна:
τ= 𝑅𝑡 *𝑐𝑡
70
Виды таймеров:
Одновибратор на 555 микросхеме
(1006ВИ1
556 – сдв.
558 – счетв.)
10к
R1
Rt
6
5к
DA1
Δ∞
2U
VT2
@
п
3
DD1
5
Uоп
R
5к
U
п
3
вх1
1 пФ
Сбр.
4
Q
Q΄
DA2
S
DD2
Δ∞
2
Вых.
1
Сt
вх2
VT1
@
7
3
5к
В исходном состоянии на выходе таймера низкий уровень, а значит на базе VT1
– высокий. VT1 открыт, Ct – разряжен, U6=0, U5=2UП/3, на выходе DA1 равен
нулю. U2≈Uпит, а UA=Uпит, Uвых DA2=0.
DD1 – в режиме хранения информации оп отрицательному фронту входного
сигнала(U2 < Uпит/3) на выходе DA2 появляетcя высокий уровень, что вызывает
переброс DD1 в состояние 1, на выходе также появится единица. VT1
закроется и Ct начинает заряжаться, как только U7=U6=UCt=2Uпит/3 на выходе
DA1 появитьcя высокий уровень, на выходе таймера – низкий, VT1 откроется и
разрядит Ct . Схема вернется в исходное состояние (Uвых= 0).
Вход 4 предназначен для аварийного сброса таймера во время формирование
задающего импульса.
C1R предназначен для дифференциации (укорочения длинного входного
импульса) с целью исключения появления на входах DD1 запрещенных
комбинаций (неопределенных состояний).
В случае если длительность входного импульса превышает длительность
формирующего, то VD1 быстро разряжает Ct при отключении питания и
ускоряет время готовности схемы. VD2 предназначен для защиты выходов
таймера от индуктивных выбросов, а через VD3 происходит разряд
индуктивной энергии. С5 защищает вход опорного напряжения от внешних
помех. V1 быстро разряжает Свх при выключении Uг
71
Такие таймеры рассчитаны на больший ток до 200мА.
Uпит=4,5 -16В, потребляемый ток – 3мА, погрешность формирования
временного интервала 1%, выходной ток до 200мА, IЭ<= 100мА, RT=1,5кОм –
10МОм, Ct=(10-100)пФ – (10-1)мкФ.
Одновибраторы, запусаемые при включении напряжения питания.
VD
1
Kt
+Uп
DA
4
Rн
6
7
2
Ct
1
5
Uп
U
п
t
Uп
t3
t
При включении питания 𝑐𝑡 разряжен, а значит на входах 3 и 7 высокий
2𝑈п
уровень. По мере заряда 𝑐𝑡 для
, таймер перебрасывает во второе
3
устойчивое состояние с нужным угловым напряжением на выходе. VD
разряжается при включении питания, чтобы при следующем включении схемы
она успела восстановиться. При необходимости может быть использован вывод
7, но его необходимо подключить через 𝑅н к какому-либо источнику питания с
напряжением, в рамках допустимого диапазона.
8
4
𝑅н
7
VD
𝑅𝑡
1
5
72
Uп
U
п
t
Uп
t3
t
Uп
t3
t
При включении питания 𝑐𝑡 разряжен и на 6 и 2 выводах присутствует высокий
уровень напряжения, 𝑐𝑡 заряжаетмя, , 𝑈2 =𝑈6 уменьшаются, и когда их
𝑈п
величины достигают , таймер перебрасывается во второе состояние, нулевой
3
уровень на его выводах сменяется высоким. Роль VD и Rн аналогична
предыдущей схеме. Схемы могут использоваться для задержки начала работы
логических устройств. На время , необходимое для окончания перехода
процессов включается источник питания.
Мультивибраторы на однотактном таймере.
Цифровые микросхемы широко применяются также для создания
генераторов с самовозбуждением типа мультивибраторов, частота колебаний
которых определяется хронирующими цепочками либо кварцевыми
резонаторами, В схемотехническом отношении подобные устройства отличаются большим разнообразием. Некоторые из них повторяют решения,
известные в транзисторной технике, другие построены с учетом специфических
свойств микросхем.Поскольку логические микросхемы характеризуются
высоким напряжением переключения, во многих схемах по крайней мере один
из активных элементов переводится в линейный режим для облегчения условий
самовозбуждения и более устойчивой генерации.
t t
Схема
t0
t1
t2
Q= 1 2
t1
1 1,базовая
1,1(R1+ Rt) Сt
2 базовая с
диодами
3 Сt→5
1,2 Сt Rt
4 Сt→5 + диоды
0,76 Сt Rt
0
0,693(R1+ 0,693 Сt
Rt) Сt
R1
0,76 Сt Rt 0,76 Сt
R1
0,693(R1+ 0,693 Сt
Rt) Сt
R1
0,76 Сt R1
1÷2
1÷∞
1÷2
1÷∞
73
𝑈з
Rt
8
DA 4
4
1
Uп
3
𝑡2
𝑡0
𝑡1
6
R1
2
t
5
0,01
1
Ct
2𝑈п
3
При включения питания Сt разряжен, VT1 закрыт, на втором выводе 0, на
выходе высокий уровень; Сt заряжается от Uп через Rt и R1. Как только
напряжение на Сt, а следовательно и на 6, достигнет
2U
п
, внутренний триггер
3
перебросится в нулевое состояние, на выходе появится низкий уровень, VT
откроется, Сt будет разряжаться через R1 и VT до напряжения Uп/2, при
появлении которого на втором уровне произойдет переброс схемы в 1-ое
состояние, запирание VT и т.д.
Недостатки:
1)t1 >t 2 , т.к. заряд проходит через Rt +R1 ,а разряд через R1.
2) t0 >t 1
Базовая структура с диодами.
+U п
R1
VD1
Rt
8 DA
7
2
3
6
1
5
0,01
Заряд Сt происходит по цепи: +Uп -> Rt-> VD2-> Сt
Разряд: Сt -> VD1-> R1 -> 7 -> VT’
Усовершенствованная схема
Для расширения диапазона регулирования скважности, мы можем разделить
цепи разряда и заряда диодами.
Усовершенствование с произвольной регулировкой скважности:
t
74
Rt
DA
8
+Uп
4
3
7
2𝑈п
R
1
6
5
0.01
1
3
U2 =
и Ct разряжен. По мере его заряда
3
U2 =U6 уменьшается, и когда они
𝑈п
достигают до , схеме
3
преобразовывается из нулевого в
единичное состояние.
2
Ct
2. Недостаток: при включении питания на
выходе сразу 1, высокий уровень.
2𝑈п
При включении питания U2 =U6 = , т.к.
Усовершенствованная схема с диодами:
на выходе низкий уровень.
+U п
R1
8
Rt
4
3
VT1
Ct
VD
1
Мультивибраторы с регулируемыми длительностями импульсов и пауз.
Rt
Uп
4
8
7
Регулируя Rt изменяем время заряда, R1 –
время разряда.
3
VD1
VD2
6
Rt
2
t1
1
5
Ct
R3
+
8
R4
3
7
VD1
VD2
6
R
2
1
Ct
-
4
Uп
Мультивибратор
с
регулируемой
скважностью.
T=0,76(R1+ Rt) Сt
Заряд : + Uп -> R3-> VD1-> R’-> Сt
Разряд: Сt -> R’’-> VD2-> R4->7-> VT’
R=R’+R’’ = const, поэтому эта часть останется
неизменной, R3 и R4 ограничивают токи
75
+Uп
Rt
DA
8
4
7
разрядов и зарядов Сt , при крайних
положениях контактов.
R
S
𝑄𝑛+1 𝑄𝑛−1
0
0
𝑄𝑛 𝑄𝑛
Меанд
0
1
1
0
р1
0
0
1
сигнал,
н⁄
н⁄
1
1
0
0
если
1
1
𝑄𝑛
𝑄𝑛
длитель
3
2
R
1
6
5
0.01
1
Ct
ность
импульсов равна длительности паузы.
R K
S
I
𝑡0 =1,793(𝑅𝑡 + R1) Сt
T=1,38(R1+ Rt) Сt
1) Если на выход обычного генератора поставить mk-тригер, то на выходе
будет сигнал меандра.
Недостаток: малый выходной ток (напряжение); необходимость сопряжения
аналоговых и цифровых микросхем.
U
𝑈в
T
T
Однотактный режим.
2)
+Uп
Rн
DA
8
3
Rt
4
R′Н
7
2
6
Ct
1
5
76
Заряд и разряд Сt происходит через один и тот же 𝑅𝑡 , поэтому длительность
импульса и длительность паузы практически одинаковы.
Недостатки: 1) ограниченные велечины 𝑅𝑡 (𝑅𝑡 >>𝑅Н ) 2) при использовании
этого вывода в качестве выхода имеем однотактный выход, обеспечивающий
достаточно высокий втекающий, но низкий вытекающий ток.
3)
+
-
VT
𝑅н′
8
Uп
𝑡 0 =1,2 R+ Сt
1,386 Сt 𝑅𝑡
4
3
7
𝑉𝑇 ′
Rt
2
VD
6
𝑅𝑡′
1
Ct
При высоком уровне выходного сигнала VT-закрыт VT’-открыт и заряд Сt
проходит через 𝑅𝑡 и 𝑅𝑡 ′.
Разница длительности между 𝑡длит и 𝑡нагр может за счет разного падения U на
открытых VD и VT.
Недостатки: сложность схемы.
4)
Когда VT закрыт, Ct
заряжается. При открытом
+Uп
VT, Ct разряжается через R1
Rt
DA
8
4
3
при условии, что ток разряда
7
А
2
больше тока проходящего
R
через Rt, поступающего в
1
точку А, что накладывает
6
ограничение на взаимное
5
1
Ct
0.01
соотношения на значения Rt и
R1.
77
Диодные емкостные преобразователи.
Любой генератор с соответствующим выпрямителем может служить
преобразователем напряжения(включая и противоположной полярности). Для
получения отрицательной полярности используется удвоитель на VD2, VD4, C2
и C4. Для получения положительной полярности – VD1, VD3, C1 и C3. При этом
положительное напряжение получается удвоенным, так как оно складывается с
напряжением источника питания.
На таймерах можно также построить детектор пропадания импульсов,
преобразователи напряжения, длительность импульса, сопротивление
длительности импульса, компараторы с регулируемым гистерезисом,
логические вентили, шим-модуляторы и другие.